專(zhuān)利名稱(chēng)：在多路復(fù)用的地址/數(shù)據(jù)總線上進(jìn)行地址傳輸期間傳送冗余數(shù)據(jù)的方法
在多路復(fù)用的地址/數(shù)據(jù)總線上進(jìn)行地址傳輸 期間傳送冗余數(shù)據(jù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于通過(guò)數(shù)據(jù)總線的多條數(shù)據(jù)線在通信系統(tǒng)的至 少兩個(gè)用戶之間進(jìn)行通信的方法，這些數(shù)據(jù)線中的數(shù)條數(shù)據(jù)線被用作 地址總線的地址線，其中，多路復(fù)用地傳輸數(shù)據(jù)和地址.
此外，本發(fā)明還涉及一種用于在通信系統(tǒng)的至少兩個(gè)用戶之間進(jìn) 行通信的總線系統(tǒng)，其中，總線系統(tǒng)包括數(shù)據(jù)總線的多條數(shù)據(jù)線，這 些數(shù)據(jù)線中的數(shù)條數(shù)據(jù)線能被用作地址總線的地址線，其中，多路復(fù) 用地通過(guò)數(shù)據(jù)線傳輸數(shù)據(jù)并且通過(guò)地址線傳輸?shù)刂?
本發(fā)明最后也涉及一種被分配給微處理器的存儲(chǔ)模塊，該存儲(chǔ)模 塊通過(guò)數(shù)據(jù)總線的多條數(shù)據(jù)線與微處理器連接，這些數(shù)據(jù)線中的數(shù)條 數(shù)據(jù)線能被用作地址總線的地址線，其中，多路復(fù)用地傳輸數(shù)據(jù)和地 址。
背景技術(shù)：
在微處理器通過(guò)其與所分配的外部存儲(chǔ)器進(jìn)行通信的公知的總線 系統(tǒng)中，絕對(duì)沒(méi)有設(shè)置傳榆路徑的保障.如果在傳輸時(shí)出現(xiàn)了干擾或 故陣，則識(shí)別不了這種情況. 一方面錯(cuò)誤地理解從微處理器傳輸給存 儲(chǔ)器的地址.另一方面從存儲(chǔ)器給微處理器錯(cuò)誤地傳榆數(shù)據(jù).在這兩 種情況下，后果是在微處理器中存在著錯(cuò)誤的或有錯(cuò)誤的數(shù)據(jù)，并且 在那里執(zhí)行時(shí)導(dǎo)致故陣.如果應(yīng)按照現(xiàn)有技術(shù)識(shí)別干擾，則必須至少 部分冗余地傳榆在存儲(chǔ)器和微處理器之間所傳輸?shù)臄?shù)據(jù).可是，于是 為此必需其它的總線線路，這在實(shí)施和集成到現(xiàn)有系統(tǒng)中時(shí)引起了可 觀的附加費(fèi)用和問(wèn)題.
以32位總線系統(tǒng)為例來(lái)闡述微處理器和外部存儲(chǔ)器之間的公知的 通信.在這種總線系統(tǒng)中，多路復(fù)用地在相同的總線線路上傳輸32位 數(shù)據(jù)和例如傳輸24位地址。在此，是否以脈沖串，者異步地在存儲(chǔ)器 和微處理器之間傳輸數(shù)據(jù)，這是無(wú)關(guān)緊要的.按照公知方法的存儲(chǔ)器 存取如下運(yùn)行
處理器將希望的存儲(chǔ)單元的24位地址置于總線系統(tǒng)上，并且激活
片選(CS， Chip Select)信號(hào)和地址鎖存使能(ALE, Address Latch Enable)信號(hào).處理器隨即重新去活A(yù)LE信號(hào)，并且存儲(chǔ)棋塊記住所 傳送的地址，而且從相應(yīng)的存儲(chǔ)單元中取出數(shù)據(jù).在以脈沖串傳輸數(shù) 據(jù)時(shí)，從相應(yīng)的存儲(chǔ)單元中和從隨后的存儲(chǔ)單元中取出數(shù)據(jù).處理器 于是通過(guò)輸出使能(0E, Output Enable)信號(hào)來(lái)接通存儲(chǔ)模塊的輸出 驅(qū)動(dòng)器，并且讀入存在的數(shù)據(jù).
從該現(xiàn)有技術(shù)出發(fā)，本發(fā)明所基于的任務(wù)在于，提出一種傳榆冗 余數(shù)據(jù)的可能性，而不必在通信系統(tǒng)的用戶之間設(shè)置附加的總線線 路.
為了解決該任務(wù)，從開(kāi)頭所述類(lèi)型的通信方法出發(fā)建議，在與通 過(guò)地址線傳榆地址的同時(shí)，通過(guò)未被用作地址線的數(shù)據(jù)線中的至少一 條數(shù)據(jù)線來(lái)傳輸冗余的數(shù)據(jù).
發(fā)明優(yōu)點(diǎn)
由于現(xiàn)代處理器中的數(shù)據(jù)總線要求比用于傳送地址所必需的線路 (例如24條線路)更多的線路(例如32條線路)，所以在尋址階段 期間，數(shù)條總線線路未被使用.根據(jù)本發(fā)明，在尋址階段期間，這些 未使用的總線線路被用于傳輸優(yōu)選地為數(shù)據(jù)位形式的冗余數(shù)據(jù).冗余 的信息可被用于使通信系統(tǒng)的用戶之間的傳輸路徑得到保障.以這種 方式，能用最少的花費(fèi)，尤其是不必設(shè)置附加的總線線路，來(lái)使微處 理器和存儲(chǔ)器之間的傳輸路徑得到保陣.由此能識(shí)別傳輸故陣并采取 相應(yīng)的措施.這些措施例如在于，將所傳輸?shù)臄?shù)據(jù)標(biāo)記為有錯(cuò)誤的， 并且向用戶輸出相應(yīng)的指示.也能設(shè)想重復(fù)數(shù)據(jù)傳輸.
在從屬權(quán)利要求中說(shuō)明了本發(fā)明的有利的改進(jìn)方案.根據(jù)按照權(quán) 利要求3的實(shí)施例，將校驗(yàn)和(所謂的校驗(yàn)位)作為冗余的數(shù)據(jù)來(lái)傳 輸.優(yōu)選地通過(guò)要傳榆的數(shù)據(jù)來(lái)構(gòu)成橫向和(Quersu咖e)，并且按照 橫向和是偶數(shù)還是奇數(shù)而將"1"或"0"作為校驗(yàn)位來(lái)傳輸.
作為本發(fā)明任務(wù)的其它的解決方案，從開(kāi)頭所述類(lèi)型的總線系統(tǒng) 出發(fā)建議，總線系統(tǒng)具有用于與在通過(guò)地址線傳輸?shù)刂返耐瑫r(shí)傳輸冗 余數(shù)據(jù)的裝置，其中，用于傳輸冗余數(shù)據(jù)的裝置使用未被用作地址線 的數(shù)據(jù)線中的至少一條數(shù)據(jù)線.
作為本發(fā)明任務(wù)的還有一種其它的解決方案，從開(kāi)頭所述類(lèi)型的
存儲(chǔ)模塊出發(fā)建議，存儲(chǔ)模塊具有用于在與通過(guò)地址線將地址從微處 理器傳輸給存儲(chǔ)模塊的同時(shí)來(lái)傳輸冗余數(shù)據(jù)的裝置，其中，用于傳輸 冗余數(shù)據(jù)的裝置使用未被用作地址線的數(shù)據(jù)線中的至少 一條數(shù)據(jù)線.
附困說(shuō)明
在附困中示出了本發(fā)明的優(yōu)選的實(shí)施例，并且在以下的附困說(shuō)明 中詳細(xì)闡述這些實(shí)施例.
困1示出了用于根據(jù)優(yōu)選實(shí)施形式實(shí)現(xiàn)本發(fā)明方法的、微處理器
和存儲(chǔ)模塊之間的本發(fā)明總線系統(tǒng)；
困2示出了用于實(shí)現(xiàn)本發(fā)明方法的存儲(chǔ)模塊中的某些信號(hào)的電路 連接；
困3示出了在實(shí)現(xiàn)本發(fā)明方法時(shí)的多個(gè)信號(hào)的時(shí)序圖；以及 困4示出了在實(shí)現(xiàn)傳統(tǒng)的、由現(xiàn)有技術(shù)公知的在存儲(chǔ)模塊和微處 理器之間進(jìn)行通信時(shí)的多個(gè)信號(hào)的時(shí)序田.
具體實(shí)施例方式
本發(fā)明的基礎(chǔ)是一種總線系統(tǒng)，諸如在困1中所示出的那樣，并
且在其整體上用參考符號(hào)1來(lái)表示.總線系統(tǒng)1被布置在存儲(chǔ)模塊2
和微處理器模塊4的處理器3 (中央處理單元(CPU, Central
Processing Unit))之間.存儲(chǔ)模塊2例如包括快閃存儲(chǔ)器.總線系
統(tǒng)1在所示的實(shí)施例中包括32條總線線路BL0-BL31,這些總線線路
BL0-BL31為了將來(lái)自存儲(chǔ)模塊2的數(shù)據(jù)傳輸給微處理器3而都被用作
數(shù)據(jù)總線的數(shù)據(jù)線D0-D31,為了通過(guò)微處理器3對(duì)存儲(chǔ)模塊2的一個(gè)
或多個(gè)希望的存儲(chǔ)單元進(jìn)行尋址，總線線路BL0-BL31中的數(shù)條總線線
路被用作地址總線的地址線A0-A23.在總線系統(tǒng)l中，多路復(fù)用地在
相同的總線線路BL0-BL31上傳輸32位數(shù)據(jù)和24位地址.總線系統(tǒng)1
附加地?fù)碛锌刂凭€路，在困1中示出了這些控制線路中的用于地址鎖
存使能(ALE)信號(hào)、輸出使能(OE)信號(hào)、寫(xiě)使能(WE)信號(hào)和片選
(CS)信號(hào)的線路.
按照公知方法的多路復(fù)用的存儲(chǔ)器存取如下運(yùn)行
微處理器3將希望的存儲(chǔ)單元的地址(A0-A23)置于總線1上，
并且激活CS信號(hào)和ALE信號(hào)(參閱困4; ^ =低).此后，微處理器
3去活A(yù)LE信號(hào)(^ -高) 存儲(chǔ)模塊2記住該地址，并且從這個(gè)或 這些相應(yīng)的存儲(chǔ)單元中，出數(shù)據(jù).微處理器3通過(guò)0E信號(hào)接通了存儲(chǔ)
模塊2的輸出驅(qū)動(dòng)器(^=低)并且讀出數(shù)據(jù).在困4中示出了信號(hào)的 相應(yīng)的時(shí)序.
由于只傳輸24位地址，但是在總線1上有32條數(shù)據(jù)線可供使用，
所以根據(jù)本發(fā)明能在尋址階段中將剩余的8條數(shù)據(jù)線CO-C7用于傳輸
例如校驗(yàn)和(所謂的校驗(yàn)位)形式的冗余數(shù)據(jù).
如在標(biāo)準(zhǔn)存取(參閱困3)時(shí)那樣，處理器3施加24位地址 (AO-A23 )，并且激活A(yù)LE信號(hào)和CS信號(hào).附加地也激活0E信號(hào)(參
閱圖4， ^-低).根據(jù)ALE信號(hào)是低的(激活的)亊實(shí)，本發(fā)明的存 儲(chǔ)模塊2識(shí)別了， 一方面有地址A0-A23，而另一方面針對(duì)冗余數(shù)據(jù)允 許激活存儲(chǔ)模塊2的輸出驅(qū)動(dòng)器(驅(qū)動(dòng)器).存儲(chǔ)模塊2于是在尋址 階段期間將冗余的數(shù)據(jù)放到總線線路BL24-BL31上或放到相應(yīng)的未使
用的數(shù)據(jù)線D24-D31上.隨著ALE信號(hào)的去活(^=高)，微處理器 3接收了冗余的數(shù)據(jù)(校驗(yàn)位)，存儲(chǔ)模塊2接收了地址，并且轉(zhuǎn)換到 數(shù)據(jù)輸出端上.在困3中示出了信號(hào)的相應(yīng)的時(shí)序.
由于從微處理器3朝存儲(chǔ)模塊2的方向傳送地址并且從存儲(chǔ)模塊2 朝微處理器3的方向傳送數(shù)據(jù)，所以必須在存儲(chǔ)模塊2中將用于單個(gè) 驅(qū)動(dòng)器(驅(qū)動(dòng)器)的OE信號(hào)的線路與用于ALE信號(hào)的線路邏輯連接. 在困2中示出了存儲(chǔ)模塊2中的必要的電路連接.在困2中利用"鎖 存器"表示地址寄存器，在那里暫存了由微處理器3施加的地址.
由于地址階段在時(shí)間上位于數(shù)據(jù)傳輸之前，所以在尋址階段中本 來(lái)還沒(méi)有冗余的數(shù)據(jù)可供使用.存儲(chǔ)模塊2還不知道它應(yīng)向微處理器3 提供哪些數(shù)據(jù).因而在尋址階段中總是傳送之前的數(shù)據(jù)傳輸周期(總 線周期)的冗余數(shù)據(jù).也就是說(shuō)，冗余數(shù)據(jù)的傳輸在真正的數(shù)據(jù)傳輸 之后暫停(hinken) —個(gè)總線周期?？墒沁@在大多數(shù)系統(tǒng)中毫無(wú)問(wèn)題 是能被容忍的.
可以設(shè)想，在存儲(chǔ)模塊2中設(shè)置緩沖存儲(chǔ)器(所謂的髙速援沖存 儲(chǔ)器)，在該緩沖存儲(chǔ)器中，在傳送要向微處理器3傳輸?shù)臄?shù)據(jù)之前， 首先暫存這些數(shù)據(jù)一個(gè)總線周期.可是，已經(jīng)在來(lái)自緩沖存儲(chǔ)器和微 處理器3的數(shù)據(jù)傳輸之前，在尋址階段中從存儲(chǔ)模塊2向微處理器3 傳送冗余的數(shù)據(jù).因此這意味著，在某個(gè)總線周期的尋址階段中，對(duì) 于隨后的總線周期，將所希望的存儲(chǔ)單元的地址從微處理器3傳送給
存儲(chǔ)模塊2.與此同時(shí)，將對(duì)于之前的總線周期的被存儲(chǔ)在緩沖存儲(chǔ)器 中的數(shù)據(jù)冗余的數(shù)據(jù)傳送給微處理器3.于是，在緊接著的總線周期中 才向微處理器3傳送被存放在緩沖存儲(chǔ)器中的數(shù)據(jù).根據(jù)本發(fā)明的改 進(jìn)方案，在從存儲(chǔ)模塊2中接收數(shù)據(jù)的時(shí)刻，在微處理器3中已經(jīng)存 在冗余的數(shù)據(jù)，以致可以立即檢驗(yàn)這些冗余數(shù)據(jù)的無(wú)差錯(cuò)的傳輸.
冗余數(shù)據(jù)、尤其是校驗(yàn)和(所謂的校驗(yàn)位)在存儲(chǔ)棋塊2中的生 成和微處理器3中的分析處理可以按照本身公知的方法來(lái)執(zhí)行.在存 儲(chǔ)模塊2和微處理器3之間異步數(shù)據(jù)傳榆時(shí)，如果僅僅一個(gè)校驗(yàn)位作 為冗余數(shù)據(jù)被傳輸，則是足夠的，該校驗(yàn)位含有關(guān)于要傳輸?shù)臄?shù)據(jù)的 橫向和是偶數(shù)還是奇數(shù)的信息.這意味著，在異步數(shù)據(jù)傳榆時(shí)，唯一 的未被用作地址線的數(shù)據(jù)線已經(jīng)足以能夠?qū)崿F(xiàn)本發(fā)明方法.當(dāng)然也能 傳榆附加的冗余數(shù)據(jù)，其中，冗余的數(shù)據(jù)于是可以包括多于一位，并 且因此也必需多于一條的數(shù)據(jù)線用于傳輸冗余數(shù)據(jù).
在以脈沖串模式進(jìn)行數(shù)據(jù)傳輸時(shí)，從處理器3向存儲(chǔ)模塊2傳輸 笫一存儲(chǔ)單元的地址.從該笫一存儲(chǔ)單元出發(fā)，向微處理器3傳輸該 存儲(chǔ)單元的和多個(gè)隨后的存儲(chǔ)單元的數(shù)據(jù).也就是說(shuō)，在相繼的數(shù)據(jù) 傳輸階段之間不設(shè)置地址階段，或僅設(shè)置用于多個(gè)數(shù)據(jù)傳輸階段的地 址階段.盡管如此，即使在以脈沖串模式進(jìn)行數(shù)據(jù)傳輸時(shí)，也能采用 本發(fā)明，其方式是例如確定在各個(gè)數(shù)據(jù)傳輸階段中要傳輸?shù)臄?shù)據(jù)的校 驗(yàn)位，并且于是在緊接著的尋址階段中通過(guò)未使用的數(shù)據(jù)線向微處理 器3傳輸這些校驗(yàn)位.
如果例如在上述的實(shí)施例中在尋址階段期間有8條未使用的數(shù)據(jù) 線C0-C7可供使用，則可以通過(guò)這8條數(shù)據(jù)線C0-C7中的每一條分別 傳送在數(shù)據(jù)傳榆階段期間所傳送的數(shù)據(jù)的校驗(yàn)位.在唯一的地址階段 中，因此可以傳送針對(duì)八個(gè)相繼的數(shù)據(jù)傳輸階段的直至八個(gè)數(shù)據(jù)分組 的校驗(yàn)位.
權(quán)利要求
1.用于通過(guò)數(shù)據(jù)總線的多條數(shù)據(jù)線(D0-D31)在通信系統(tǒng)的至少兩個(gè)用戶(2，3)之間進(jìn)行通信的方法，所述數(shù)據(jù)線(D0-D31)中的數(shù)條數(shù)據(jù)線被用作地址總線的地址線(A0-A23)，其中，多路復(fù)用地傳輸數(shù)據(jù)和地址，其特征在于，在與通過(guò)所述地址線(A0-A23)傳輸?shù)刂返耐瑫r(shí)，通過(guò)未被用作地址線的數(shù)據(jù)線(D24-D31)中的至少一條數(shù)據(jù)線來(lái)傳輸冗余的數(shù)據(jù)。
2. 按權(quán)利要求l所述的方法，其特征在于，所述冗余的數(shù)據(jù)被 分配給在之前的總線周期中事先通過(guò)所述數(shù)據(jù)線(DO-D31)所傳輸 的數(shù)據(jù)。
3. 按權(quán)利要求1或2所述的方法，其特征在于，校驗(yàn)和作為冗 余的數(shù)據(jù)被傳輸。
4. 按權(quán)利要求1-4之一所述的方法，其特征在于，實(shí)施用于在 微處理器(3 )和外部存儲(chǔ)器(2 )之間進(jìn)行通信的方法。
5. 用于在通信系統(tǒng)的至少兩個(gè)用戶(2， 3)之間進(jìn)行通信的總 線系統(tǒng)(l)，其中，所述總線系統(tǒng)(1 )包括數(shù)據(jù)總線的多條數(shù)據(jù) 線(DO-D31)，所述數(shù)據(jù)線(DO-D31)中的數(shù)條數(shù)據(jù)線能被用作地 址總線的地址線(AO-A23),其中，多路復(fù)用地通過(guò)所述數(shù)據(jù)線(D0-D31)傳輸數(shù)據(jù)并且通過(guò)所述地址線(A0-A23)傳輸?shù)刂罚?特征在于，所述總線系統(tǒng)(1 )具有用于在通過(guò)地址線(A0-A23)傳 輸?shù)刂返耐瑫r(shí)傳輸冗余數(shù)據(jù)的裝置，其中，所述用于傳輸冗余數(shù)據(jù) 的裝置使用了未被用作地址線的數(shù)據(jù)線(D24-D31)中的至少一條數(shù) 據(jù)線。
6. 按權(quán)利要求5所述的總線系統(tǒng)(1 ),其特征在于，所述總線 系統(tǒng)(1)具有用于實(shí)施按權(quán)利要求2-4之一所述的方法的裝置。
7. 被分配給微處理器(3)的存儲(chǔ)模塊(2),該存儲(chǔ)模塊(2) 通過(guò)數(shù)據(jù)總線的多條數(shù)據(jù)線(D0-D31)與所述微處理器(3)連接， 所述數(shù)據(jù)線(D0-D31)中的數(shù)條數(shù)據(jù)線能被用作地址總線的地址線(A0-A23)，其中，多路復(fù)用地傳輸數(shù)據(jù)和地址，其特征在于，所 述存儲(chǔ)模塊(2 )具有用于在與通過(guò)地址線(AO-A23 )將地址從微處 理器(3)傳輸?shù)酱鎯?chǔ)模塊(2)的同時(shí)來(lái)傳輸冗余數(shù)據(jù)的裝置，其 中，所述用于傳輸冗余數(shù)據(jù)的裝置使用了未被用作地址線的數(shù)據(jù)線 (D24-D31)中的至少一條數(shù)據(jù)線。
8.按權(quán)利要求7所述的存儲(chǔ)模塊(2),其特征在于，所述裝置 被構(gòu)造為轉(zhuǎn)換開(kāi)關(guān)，用于將至少一條未被用作地址線(A0-A23)的 數(shù)據(jù)線(D24-D31)在傳輸數(shù)據(jù)和傳輸冗余數(shù)據(jù)之間轉(zhuǎn)換。
全文摘要
本發(fā)明涉及一種用于通過(guò)數(shù)據(jù)總線的多條數(shù)據(jù)線(D0-D31)在通信系統(tǒng)的至少兩個(gè)用戶(2，3)之間進(jìn)行通信的方法，這些數(shù)據(jù)線(D0-D31)中的數(shù)條數(shù)據(jù)線被用作地址總線的地址線(A0-A23)，其中，多路復(fù)用地傳輸數(shù)據(jù)和地址。為了簡(jiǎn)單和廉價(jià)地使用戶(2，3)之間的傳輸路徑得到保障，建議，在與通過(guò)地址線(A0-A23)傳輸?shù)刂返耐瑫r(shí)，通過(guò)未被用作地址線(A0-A23)的數(shù)據(jù)線(D24-D31)中的至少一條數(shù)據(jù)線來(lái)傳輸冗余的數(shù)據(jù)。優(yōu)選地將校驗(yàn)和(所謂的校驗(yàn)位)作為冗余的數(shù)據(jù)來(lái)傳輸。優(yōu)選地，為了在微處理器(3)和外部存儲(chǔ)模塊(2)之間進(jìn)行通信而實(shí)施本方法。
文檔編號(hào)G06F13/42GK101189593SQ200680019283
公開(kāi)日2008年5月28日 申請(qǐng)日期2006年5月23日 優(yōu)先權(quán)日2005年6月1日
發(fā)明者A·克尼爾, A·奧 申請(qǐng)人:羅伯特·博世有限公司