專利名稱：基于FLASH總線的Nand Flash控制電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種嵌入式系統(tǒng)使用Nand Flash作為擴(kuò)展存儲器的控制，尤其是數(shù)字電 視機(jī)頂盒系統(tǒng)上使用Nand Flash作為擴(kuò)展存儲器控制的基于FLASH總線的Nand Flash控制電路。
背景技術(shù)：
NOR和Nand是現(xiàn)在市場上兩種主要的非易失閃存技術(shù)。Intel于1988年首先開發(fā)出NOR Flash技術(shù)，徹底改變了原先由EPROM和EEPROM—統(tǒng)天下的局面。緊接著，1989年，東芝 公司發(fā)表了 Nand Flash結(jié)構(gòu)，強(qiáng)調(diào)降低每比特的成本，更高的性能，并且像硬盤一樣通過接 口可以輕松升級。NOR的特點是芯片內(nèi)執(zhí)行(XIP,eXecute In Place),這樣應(yīng)用程序可以直接在 flash閃存內(nèi)運(yùn)行，不必把代碼讀到系統(tǒng)RAM中。NOR的傳輸效率很高，在1 4MB的小容 量時具有很高的成本效益，但是寫入和擦除的速度大大影響了它的性能。Nand結(jié)構(gòu)能提供極 高的單元密度，可以達(dá)到高存儲密度，并且寫入和擦除的速度也很快。
目前，隨著科技的高速發(fā)展，信息量越來越大，小容量的NOR FLASH己經(jīng)不能滿足大量 數(shù)據(jù)存儲的需要，鑒于Nand大容量、低成本、高擦寫速度等優(yōu)點，Nand Flash已成為存儲器 擴(kuò)展的首選。
現(xiàn)在使用Nand Flash擴(kuò)展存儲器的，多是利用處理器除了片選信號CSO外的其他片選 信號CSn與Nand Flash的片選控制引腳CE相連接，作為Nand Flash的控制信號。這種連接方 式需要處理器有足夠多的片選信號供擴(kuò)展設(shè)備使用。當(dāng)處理器片選信號CS的個數(shù)很少，甚至 只有一個片選信號CSO時，就會使得外圍設(shè)備的擴(kuò)展受到很大的限制，甚至無法增加擴(kuò)展設(shè) 備。
發(fā)明內(nèi)容
本實用新型的目的就是為了解決目前處理器片選信號個數(shù)有限時，Nand Flash擴(kuò)展存儲 器受限的問題，尤其是當(dāng)處理器只有一個片選信號CSO時，提供一種具有結(jié)構(gòu)簡單，讀寫速 度快，低成本高效率等優(yōu)點的基于FLASH總線的Nand Flash控制電路。
為實現(xiàn)上述目的，本實用新型采用如下技術(shù)方案-
一種基于FLASH總線的Nand Flash控制電路，它包括處理器，處理器與存儲器連接，同 時處理器通過FLASH總線與Nand Flash控制電路和NOR FLASH電路連接，處_^_器的CSO端為 NOR FLASH電路的片選信號端并與之連^^Nand Flash控制電路的片選引腳I^、地址鎖存引 腳ALE、命令鎖存引腳CLE和寫保護(hù)引腳"^^別連接到處理^_的GPIO引腳。 —所述Nand Flash控制，的寫允許引腳"WE和讀允許引腳麗分別連接到處理器的寫允許 Wi和處理器的輸出允許"5F上，Nand Flash控制電路的8條數(shù)據(jù)輸入/輸出引腳I/O0-I/O7和 FLASH總線的DAT0-DAT7對應(yīng)相連。
本實用新型提供了一種基于FLASH總線的高效率低成本Nand Flash控制電路及讀寫方法。 其結(jié)構(gòu)為它包括處理器，處理器與存儲器連接，同時處理器通過FLASH總線與Nand Flash 控制電路和N^_R FLASH電路連^;處理器的CSO端為NOR FLASH的片選信號端并與之連接， Nand Flash的《、 ALE、 CLE、 55等控制引腳分別和處理器的GPIO端口相連接。下面結(jié)合附 圖說明一下本實用新型的實施過程。


圖l為本實用新型的結(jié)構(gòu)框圖； 圖2為Nand Flash寫操作框圖； 圖3為Nand Flash讀操作框圖。 其中，l.存儲器，2.處理器，3. FLASH總線，
4. NOR FLASH電路，5. Nand Flash控制電路。
具體實施方式
以下結(jié)合附圖與實施例對本實用新型做進(jìn)一步說明。
圖1中，包括處理器2，處理器2和存儲器1相連接，處理器2通過FLASH總線3和NOR FLASH電路4相連接，同時處理器通過FLASH總線3中的DAT0-DAT7和Nand Flash控制電路5 的I/O0-I/O7對應(yīng)連接，處理器的CSO和NOR FLASH電路4的片選信號端相連接，Nand Flash 控制電路5的3、 ALE、 CLE和W^等控制引腳分別和處理器的GPIO端口相連接。下面說明 中，假定和Nand Flash控制電路5的CE、 ALE、 CLE和，等控制引腳相連接的GPIO端口分 別為GPICLCE、 GPIO—ALE、 GPIO—CLE、 GPIO—WP。
圖2 根據(jù)圖1中的硬件^接方式，A Nand Flash控制電路5特定地址讀取數(shù)據(jù)的操 作過程為
a) 處理器等待表示FLASH總線3空閑的互斥信號量。當(dāng)互斥信號量非空閑時，表示FLASH 總線3被占用，繼續(xù)等待，直到信號量，；當(dāng)互斥信號量空閑時，表示FLASH總線3空閑， 置低和Nand Flash控制電路5片選引腳Ii相連接的GPIO端口 GPIO—CE,選通Nand Flash控 制電路5;
b) 置高和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO—CLE，置低 和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO—ALE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳將讀操#命令數(shù)據(jù)發(fā)送到Nand Flash控制電路5中；
c) 置高和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO_ALE，置低 和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO一CLE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳將要讀5的Nand Flash控制電 路5的地址數(shù)據(jù)發(fā)送到Nand Flash控制電路5中；
d) 置低和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO—CLE,置低 和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO_ALE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳從指定Nand Flash控制電路5 地址讀取DATA數(shù)據(jù)；
e) 讀取數(shù)據(jù)結(jié)束，釋放互斥信號量，釋放FLASH總線3，置高GPIO_CE,使Nand Flash 控制電路5處于非選通狀態(tài)。
圖3中，根據(jù)圖1中的硬件連接方式，將數(shù)據(jù)寫到Nand Flash控制電路5特定地址的操 作過程為
a) 處理器等待表示FLASH總線3空閑的互斥信號量。當(dāng)互斥信號量非空閑時，表示FLASH 總線3被占用，繼續(xù)等待，直到信號量，；當(dāng)互斥信號量空閑時，表示FLASH總線3空閑， 置低和Nand Flash控制電路5片選引腳"T1相連接的GPIO端口 GPIO—CE,選通Nand Flash控 制電路5，置高和Nand Flash控制電路5寫保護(hù)引腳，相連接的GPIO端口 GPIO_WP，使 Nand Flash控制電路5處于允許編程狀態(tài)；
b) 置高和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO_CLE，置低 和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO—ALE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳將寫操#命令數(shù)據(jù)發(fā)送到Nand Flash控制電路5中；
c) 置高和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO—ALE,置低 和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO_CLE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳將要寫S] Nand Flash控制電路 5的地址數(shù)據(jù)發(fā)送到Nand Flash控制電路5中；
d) 置低和Nand Flash控制電路5命令鎖存引腳CLE相連接的GPIO端口 GPIO—CLE,置低 和Nand Flash控制電路5地址鎖存引腳ALE相連接的GPIO端口 GPIO一ALE，通過Nand Flash 控制電路5和FLASH總線3DAT0-DAT7相連接的I/O0-I/O7引腳將DATA數(shù)據(jù)寫入到指定NandFlash控制電路5地址；
e)寫入數(shù)據(jù)結(jié)束，釋放互斥信號量，釋放FLASH總線3，置高GPIO_CE，使Nand Flash 控制電路5處于非選通狀態(tài)，置低GPICLWP，使NandFlash控制電路5處于禁止編程狀態(tài)。
權(quán)利要求1、一種基于FLASH總線的Nand Flash控制電路，其特征是它包括處理器，處理器與存儲器連接，同時處理器通過FLASH總線與Nand Flash控制電路和NOR FLASH電路連接，處理器的CSO端為NOR FLASH電路的片選信號端并與之連接，Nand Flash控制電路的片選引腳CE、地址鎖存引腳ALE、命令鎖存引腳CLE和寫保護(hù)引腳WP分別連接到處理器的GPIO引腳。
2、 根據(jù)權(quán)利要求1所述,于FLASH總鱒絲Nand Flash控制電路，其特f^:所述Nand Flash控審i[^路的寫允許引腳^和讀允許引腳II分別連接到處理器的寫允許"^I和處理器的 輸出允許OE上，Nand Flash控制電路的8條數(shù)據(jù)輸入/輸出引腳I/O0-I/O7和FLASH總線的 DAT0-DAT7對應(yīng)相連。
專利摘要本實用新型公開了一種基于FLASH總線的Nand Flash控制電路。它具有結(jié)構(gòu)簡單，成本較低，兼容性好等優(yōu)點。其結(jié)構(gòu)為它包括處理器，處理器與存儲器連接，同時處理器通過FLASH總線與Nand Flash控制電路和NOR FLASH電路連接，處理器的CSO端為NOR FLASH電路的片選信號端并與之連接，Nand Flash控制電路的片選引腳CE、地址鎖存引腳ALE、命令鎖存引腳CLE和寫保護(hù)引腳WP分別連接到處理器的GPIO引腳。
文檔編號G06F3/06GK201203863SQ20082001745
公開日2009年3月4日 申請日期2008年2月18日 優(yōu)先權(quán)日2008年2月18日
發(fā)明者陶圣華 申請人:山東泰信電子有限公司