專利名稱：配合不一致時(shí)序的輸入電壓源來(lái)維持運(yùn)作的顯卡及運(yùn)作方法
技術(shù)領(lǐng)域：
本發(fā)明揭露一種顯卡及運(yùn)作方法，尤指一種根據(jù)外部輸入電壓源是否全部就緒來(lái) 判斷是否提供工作電壓至圖形處理器的顯卡及運(yùn)作方法。
背景技術(shù)：
一般顯卡需搭配特定規(guī)格的主板與電源供應(yīng)器，以使顯卡包含的圖形處理器 (Graphics Processing Unit, GPU)可以正常運(yùn)作。請(qǐng)參閱圖1，其為一般顯卡供應(yīng)其圖形 處理器電源的簡(jiǎn)略示意圖。如圖1所示，顯卡100接收電源供應(yīng)器120所供應(yīng)的一轉(zhuǎn)換電 壓源Vl與主板110的所供應(yīng)的一參考電壓源V2，并根據(jù)轉(zhuǎn)換電壓源Vl與參考電壓源V2 來(lái)產(chǎn)生供應(yīng)于顯卡100所包含的圖形處理器130的核心電壓源V3。一般來(lái)說(shuō)，轉(zhuǎn)換電壓源 Vl的電壓值為12伏特，參考電壓源V2的電壓值為3. 3伏特。主板110通過(guò)其所包含的一 PCI-E接口將電源供應(yīng)器120所輸入的一電壓源V4轉(zhuǎn)換為參考電壓源V2，且一般來(lái)說(shuō)，電 壓源V4的電壓值可為12伏特、5伏特、或3. 3伏特。然而，由于市面上電源供應(yīng)器的規(guī)格差異甚大，當(dāng)電源供應(yīng)器120以不同規(guī)格的 電源供應(yīng)器實(shí)施時(shí)，轉(zhuǎn)換電壓源Vl與參考電壓源V2進(jìn)入顯卡100的時(shí)序會(huì)出現(xiàn)落差；甚 者，當(dāng)參考電壓源V2較轉(zhuǎn)換電壓源Vl較晚進(jìn)入顯卡100時(shí)，會(huì)造成核心電壓源V3無(wú)法及 時(shí)被產(chǎn)生并供應(yīng)至圖形處理器130，并使得圖形處理器130無(wú)法正確運(yùn)作。上述的時(shí)序落差 主要是由于不同電源供應(yīng)器在電源供應(yīng)時(shí)序上的誤差，使得一般的顯卡會(huì)受到不同規(guī)格的 電源供應(yīng)器的限制而無(wú)法順利使其所包含的圖形處理器運(yùn)作或是正確運(yùn)作。

發(fā)明內(nèi)容
本發(fā)明揭露一種可配合不一致時(shí)序的輸入電壓源來(lái)維持運(yùn)作的顯卡。該顯卡包含 一電源處理模塊、一圖形處理器、及一電源邏輯電路。該電源處理模塊用來(lái)接收外部所輸入 的一第一電源及一第二電源，并根據(jù)該第一電源及該第二電源產(chǎn)生一第三電源。該圖形處 理器用來(lái)根據(jù)該第三電源維持運(yùn)作。該電源邏輯電路用來(lái)判斷該第一電源及該第二電源是 否就緒，并根據(jù)該第一電源及該第二電源是否就緒來(lái)控制該電源處理模塊產(chǎn)生該第三電源 以供應(yīng)于該圖形處理器。該第一電源由一電源供應(yīng)器所提供，用來(lái)當(dāng)作該第三電源的轉(zhuǎn)換 電壓源。該第二電源由一主板所提供，用來(lái)當(dāng)作轉(zhuǎn)換該第三電源時(shí)的參考電壓源。本發(fā)明另揭露一種顯卡的運(yùn)作方法。該方法包含當(dāng)一顯卡的一電源處理模塊耦接 于一第一電源與一第二電源時(shí)，檢測(cè)該顯卡是否安裝有一電源邏輯電路；當(dāng)該顯卡安裝有 該電源邏輯電路時(shí)，該電源邏輯電路判斷該轉(zhuǎn)換電壓源及該參考電壓源是否皆就緒；當(dāng)該 轉(zhuǎn)換電壓源及該參考電壓源至少其中之一尚未就緒時(shí)，該電源邏輯電路使該圖形處理器暫 停運(yùn)作，直到該轉(zhuǎn)換電壓源及該參考電壓源皆就緒為止；及當(dāng)該轉(zhuǎn)換電壓源及該參考電壓 源皆就緒時(shí)，該電源邏輯電路致能該電源處理模塊，且該電源處理模塊產(chǎn)生一核心電壓源 以供應(yīng)給該顯卡所包含的一圖形處理器，以運(yùn)作該圖形處理器。該電源邏輯電路用來(lái)判斷該第一電源及該第二電源是否就緒，并根據(jù)該第一電源及該第二電源是否就緒來(lái)控制該電 源處理模塊產(chǎn)生該第三電源以供應(yīng)于該圖形處理器。


圖1為一般顯卡供應(yīng)其圖形處理器電源的簡(jiǎn)略示意圖。圖2為根據(jù)本發(fā)明的實(shí)施例，在顯卡中以邏輯與門實(shí)施電源邏輯電路來(lái)檢測(cè)轉(zhuǎn)換 電壓源或參考電壓源是否就緒的簡(jiǎn)略示意圖。圖3是根據(jù)本發(fā)明的一實(shí)施例的簡(jiǎn)略示意圖，示出顯卡以一邏輯與門實(shí)施一電源 邏輯電路來(lái)同時(shí)檢測(cè)轉(zhuǎn)換電源及參考電壓源。圖4至圖7為根據(jù)本發(fā)明的實(shí)施例，所揭露的多個(gè)電源邏輯電路的示意圖，其中該 多個(gè)電源邏輯電路通過(guò)檢測(cè)轉(zhuǎn)換電壓源及參考電壓源是否就緒來(lái)決定是否啟動(dòng)顯卡產(chǎn)生 核心電壓源供應(yīng)給圖形處理器的程序。圖8為根據(jù)本發(fā)明各實(shí)施例所揭露的顯卡的運(yùn)作方法流程圖。
具體實(shí)施例方式為了解決一般顯示器受限于不同規(guī)格的電源供應(yīng)器在電源供應(yīng)時(shí)序上的誤差，本 發(fā)明揭露一種配備有電源邏輯電路的顯卡。本發(fā)明在顯卡中所配備的電源邏輯電路可用來(lái) 正確的判斷顯卡中的圖形處理器所需的輸入電壓源是否就緒，并根據(jù)判斷結(jié)果決定是否產(chǎn) 生并供應(yīng)圖形處理器所需的核心電壓源，使得即使顯卡與不同規(guī)格的電源供應(yīng)器配合，也 不會(huì)因?yàn)殡娫垂?yīng)器所提供的輸入電壓源之間的時(shí)序差而造成圖形處理器無(wú)法運(yùn)作或是 無(wú)法正確運(yùn)作。請(qǐng)參閱圖2，其為根據(jù)本發(fā)明的一第一實(shí)施例，在一顯卡200中以一邏輯與門(AND Gate)實(shí)施一電源邏輯電路來(lái)檢測(cè)參考電壓源V2的簡(jiǎn)略示意圖。如圖2所示，顯卡200包 含一電源處理模塊150、一邏輯與門210、及圖形處理器130，且顯卡200可直接用來(lái)替換圖 1所示的顯卡100以與電源供應(yīng)器120與主板110共同運(yùn)作。電源處理模塊150包含一電 壓設(shè)定模塊160、一脈沖寬度調(diào)變控制器170、及一電源處理器180。電壓設(shè)定模塊160接 收參考電壓源V2，并根據(jù)參考電壓源V2提示脈沖寬度調(diào)變控制器170如何調(diào)整電源處理 器180產(chǎn)生核心電壓源V3。電源處理器180根據(jù)脈沖寬度調(diào)變控制器170的指示與轉(zhuǎn)換電 壓源Vl來(lái)產(chǎn)生圖形處理器130所需要的核心電壓源V3。在圖2中，邏輯與門210用來(lái)專 門檢測(cè)參考電壓源V2是否就緒，且當(dāng)邏輯與門210檢測(cè)到參考電壓源V2就緒時(shí)，產(chǎn)生一致 能(Enable)信號(hào)至電源處理模塊150的一致能信號(hào)端，以開(kāi)啟脈沖調(diào)變寬度控制器170根 據(jù)電壓設(shè)定模塊160所接收的參考電壓源V2指示電源處理器180產(chǎn)生核心電壓源V3的程 序。在圖2所示的實(shí)施例中，只要參考電壓源V2已就緒，則電源處理器180就會(huì)直接產(chǎn)生 核心電壓源V3以供應(yīng)給圖形處理器130 ；在參考電壓源V2因?yàn)樾枰ㄟ^(guò)主板110產(chǎn)生而 較易比轉(zhuǎn)換電壓源Vl晚到達(dá)顯卡200的狀況下，可確保顯卡200的運(yùn)作或是正確的運(yùn)作。請(qǐng)參閱圖3，其為根據(jù)本發(fā)明的一第二實(shí)施例，在一顯卡300中以一邏輯與門實(shí)施 一電源邏輯電路來(lái)同時(shí)檢測(cè)轉(zhuǎn)換電壓源Vl及參考電壓源V2的簡(jiǎn)略示意圖。如圖3所示， 顯卡300與圖2所示的顯卡200的主要差異處為邏輯與門210除了檢測(cè)參考電壓源V2以 外，亦會(huì)同時(shí)檢測(cè)轉(zhuǎn)換電壓源Vl，使得邏輯與門210只會(huì)在轉(zhuǎn)換電壓源Vl及參考電壓源V2同時(shí)就緒的情況下才會(huì)發(fā)出一致能信號(hào)至電源處理模塊150的一致能信號(hào)端，以開(kāi)啟脈沖 調(diào)變寬度控制器170根據(jù)電壓設(shè)定模塊160所接收的參考電壓源V2指示電源處理器180 產(chǎn)生核心電壓源V3的程序。與圖2所示的第一實(shí)施例相較，圖3所示的第二實(shí)施例可在不 論轉(zhuǎn)換電壓源Vl及參考電壓源V2兩者孰先到達(dá)顯卡300的條件下確保核心電壓源V3被 正確的產(chǎn)生并被供應(yīng)至圖形處理器130。請(qǐng)參閱圖4，其為根據(jù)本發(fā)明的一第三實(shí)施例，所揭露的一電源邏輯電路410的示 意圖，其中電源邏輯電路410可用來(lái)替換圖3所示的邏輯與門210。如圖4所示，電源邏輯電 路 410 包含一第一 N 型雙載子晶體管(npn Bipolar Junction Transistor, npn BJT) 420, 一第一 N型晶體管(N-type M0SFET) 440、一第二 N型雙載子晶體管430、一第二 N型晶體管 450、電阻 462、464、466、468、及電容 482、484。第二 N型雙載子晶體管430的基極耦接于參考電壓源V2。第二 N型晶體管450 的柵極耦接于第二 N型晶體管430的集極，并通過(guò)電阻468耦接于一待機(jī)(Standby)電源 VSB0第二 N型晶體管450的漏極通過(guò)電阻466耦接于參考電壓源V2。第一 N型雙載子晶 體管420的基極通過(guò)電阻462耦接于轉(zhuǎn)換電壓源Vl。第一 N型雙載子晶體管420的集極通 過(guò)電阻464耦接于參考電壓源V2。第一 N型晶體管440的柵極耦接于第一 N型雙載子晶體管420的集極。第一 N型 晶體管440的漏極耦接于第二 N型晶體管450的漏極。上述電源處理模塊150的致能信號(hào) 端耦接于第二 N型晶體管450的漏極，且當(dāng)該致能信號(hào)端處于高電位時(shí)，電源邏輯電路410 判斷轉(zhuǎn)換電壓源Vl及參考電壓源V2為已就緒。請(qǐng)注意，待機(jī)電壓源VSB為一持續(xù)存在的 電壓源。在本發(fā)明的一較佳實(shí)施例中，上述轉(zhuǎn)換電壓源Vl的電壓值為12伏特，參考電壓源 V2的電壓值為3. 3伏特，且待機(jī)電壓源VSB的電壓值為3伏特。電源邏輯電路410所包含 的各電阻或電容用來(lái)作為電流保護(hù)或延遲平衡之用，且其作用為熟習(xí)本發(fā)明相關(guān)領(lǐng)域者所 周知，故此處不再多加贅述。電源邏輯電路410的運(yùn)作方式分為兩種情況簡(jiǎn)述如下。第一種情況為轉(zhuǎn)換電壓源 Vl已就緒，而參考電壓源V2未就緒。此時(shí)，由于待機(jī)電壓源VSB處于高電位，且參考電壓 源V2處于低電位，因此，第二 N型雙載子晶體管430會(huì)因基極處于低電位被關(guān)閉，且第二 N 型晶體管450會(huì)因?yàn)闁艠O處于高電位而被開(kāi)啟，并進(jìn)而拉低致能信號(hào)端的電位。除此以外， 由于轉(zhuǎn)換電壓Vl處于高電位，故第一 N型雙載子晶體管420會(huì)因?yàn)榛鶚O處于高電位而被開(kāi) 啟，且第一 N型晶體管440會(huì)因?yàn)闁艠O處于低電位而被關(guān)閉，而拉高致能信號(hào)端的電位。請(qǐng) 注意，致能信號(hào)端的電位處于高電位的條件包含第二 N型晶體管450及第一 N型晶體管440 同時(shí)被關(guān)閉，且耦接于電阻466的參考電壓源V2處于高電位；除此以外的其它狀況，致能信 號(hào)端皆會(huì)被判定處于低電位。以上述的狀況來(lái)說(shuō)，由于第二 N型晶體管450被開(kāi)啟，因此致 能信號(hào)端必定處于低電位。但是當(dāng)接下來(lái)參考電壓源V2由未就緒狀態(tài)轉(zhuǎn)為已就緒狀態(tài)時(shí)， 第二 N型雙載子晶體管430會(huì)由關(guān)閉轉(zhuǎn)為開(kāi)啟，第二 N型晶體管450會(huì)因?yàn)闁艠O電位被拉 低而被關(guān)閉，使得致能信號(hào)端因?yàn)闈M足第二 N型晶體管450及第一 N型晶體管440皆被關(guān) 閉且參考電壓源V2處于高電位的兩個(gè)條件而處于高電位；此時(shí)，電源處理模塊150會(huì)因?yàn)?致能信號(hào)端處于高電位而開(kāi)啟供應(yīng)核心電壓源V3至圖形處理器130的程序。在上述電源邏輯電路410運(yùn)作的第二種狀況中，轉(zhuǎn)換電壓源Vl尚未就緒，且參考電壓源V2處于已就緒狀態(tài)。此時(shí)，由于轉(zhuǎn)換電壓源Vl尚未就緒，且參考電壓源V2已就緒， 因此第一 N型雙載子晶體管420會(huì)因?yàn)榛鶚O處于低電位而被關(guān)閉，并連帶使得第一 N型晶 體管440會(huì)因?yàn)闁艠O處于高電位而被開(kāi)啟，進(jìn)而拉低致能信號(hào)端的電位，并使致能信號(hào)端 處于低電位。接下來(lái)，當(dāng)轉(zhuǎn)換電壓源Vl由未就緒狀態(tài)進(jìn)入已就緒狀態(tài)時(shí)，第一 N型雙載子 晶體管420會(huì)因基極電位被拉升而被開(kāi)啟，第一 N型晶體管440會(huì)因柵極電位被拉低而被 關(guān)閉；再者，之前轉(zhuǎn)換電壓源Vl尚未就緒時(shí)，第二 N型雙載子晶體管430會(huì)因基極被處于高 電位的參考電壓源V2拉升而開(kāi)啟，且第二 N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管450會(huì)因柵 極的電位被待機(jī)電壓源VSB及已開(kāi)啟的第一 N型雙載子晶體管拉低而被關(guān)閉；在第二 N型 晶體管450及第一 N型晶體管440皆被關(guān)閉，且參考電壓源V2處于高電位的狀況下，致能 信號(hào)端會(huì)被拉升至高電位，并進(jìn)而使電源處理模塊150開(kāi)啟供應(yīng)核心電壓源V3至圖形處理 器130的程序。請(qǐng)參閱圖5，其為根據(jù)本發(fā)明的一第四實(shí)施例所揭露的一電源邏輯電路510的示 意圖，其中電源邏輯電路510可用來(lái)替換圖3所示的邏輯與門210。電源邏輯電路510包 含一第一 P型雙載子晶體管530、一第一 N型晶體管550、一第二 P型雙載子晶體管520、一 第二 N型晶體管540、一第一 P型晶體管570、一第二 P型晶體管560、及電阻562、564、566、 568、572。第一 P型雙載子晶體管530的射極通過(guò)電阻568耦接于待機(jī)電壓源VSB。第一 N 型晶體管550的柵極耦接于第一 P型雙載子晶體管530的射極。第一 N型晶體管550的漏 極通過(guò)電阻566耦接于參考電壓源V2。第二 P型雙載子晶體管520的射極通過(guò)電阻564耦 接于待機(jī)電壓源VSB。第二 N型晶體管540的柵極耦接于第二 P型雙載子晶體管520的射 極。第二 N型晶體管540的漏極耦接于第一 N型晶體管550的漏極。第一 P型晶體管570 的漏極耦接于第一 P型雙載子晶體管530的基極。第一 P型晶體管570的柵極耦接于參考 電壓源V2。第一 P型晶體管570的源極耦接于待機(jī)電壓源VSB。第二 P型晶體管560的漏 極耦接于第二 P型雙載子晶體管520的基極。第二 P型晶體管520的柵極耦接于轉(zhuǎn)換電壓 源VI。第二 P型晶體管520的源極耦接于待機(jī)電壓源VSB。與圖4所述的實(shí)施例相同，一致 能信號(hào)端耦接于第一 N型晶體管550的漏極，且當(dāng)該致能信號(hào)端處于高電位時(shí)，電源邏輯電 路510判斷轉(zhuǎn)換電壓源Vl及參考電壓源V2為已就緒。電源邏輯電路510所包含的各電阻 用來(lái)作為電流保護(hù)之用，且其作用為熟習(xí)本發(fā)明相關(guān)領(lǐng)域者所周知，故此處不再多加贅述。電源邏輯電路510的運(yùn)作方式亦以圖4中所提及的兩種狀況加以描述。在第一種 狀況中，轉(zhuǎn)換電壓源Vl已就緒，且參考電壓源V2尚未就緒。由于參考電壓源V2未就緒，且 待機(jī)電壓源VSB位于高電位，因此第一 P型晶體管570會(huì)被開(kāi)啟，第一 P型雙載子晶體管 530被關(guān)閉，第一 N型晶體管550被開(kāi)啟，而使得致能信號(hào)端的電位無(wú)法達(dá)到高電位。當(dāng)之 后參考電壓源V2由未就緒狀態(tài)轉(zhuǎn)為已就緒狀態(tài)時(shí)，第一 P型晶體管570會(huì)被關(guān)閉，第一 P 型雙載子晶體管530會(huì)被開(kāi)啟，第一 N型晶體管550會(huì)被關(guān)閉；除此以外，之前轉(zhuǎn)換電壓源 Vl已就緒時(shí)，第二 P型晶體管560被關(guān)閉，第二 P型雙載子晶體管520被開(kāi)啟，使得第二 N 型晶體管540被關(guān)閉；如此一來(lái)，致能信號(hào)端的電位會(huì)在第一 N型晶體管550及第二 N型晶 體管540皆被關(guān)閉且參考電壓源V2位于高電位的條件下被拉升為高電位，并進(jìn)而使電源處 理模塊150開(kāi)啟供應(yīng)核心電壓源V3至圖形處理器130的程序。在第二種狀況中，轉(zhuǎn)換電壓源Vl未就緒，且參考電壓源V2已就緒。此時(shí)，由于轉(zhuǎn) 換電壓源Vl未就緒，且待機(jī)電壓源VSB已就緒，此時(shí)第二 P型晶體管560會(huì)被開(kāi)啟，第二 P型雙載子晶體管520會(huì)被關(guān)閉，且第二 N型晶體管540會(huì)被開(kāi)啟，使得致能信號(hào)端的電位被 拉低而無(wú)法達(dá)到高電位。接著，當(dāng)轉(zhuǎn)換電壓源Vl由未就緒狀態(tài)轉(zhuǎn)為已就緒狀態(tài)時(shí)，第二P型 晶體管560會(huì)被關(guān)閉，第二 P型雙載子晶體管520會(huì)被開(kāi)啟，且第二 N型晶體管540會(huì)被關(guān) 閉；再者，由于先前轉(zhuǎn)換電壓源Vl尚未就緒之時(shí)參考電壓源V2已就緒，因此第一 P型晶體 管570會(huì)被關(guān)閉，第一 P型雙載子晶體管530會(huì)被開(kāi)啟，且第一 N型晶體管550會(huì)被關(guān)閉； 如此一來(lái)，在第一 N型晶體管550與第二 N型晶體管540同時(shí)被關(guān)閉，且參考電壓源V2已 就緒的狀態(tài)下，致能信號(hào)端會(huì)被拉升至高電位，并進(jìn)而使電源處理模塊150開(kāi)啟供應(yīng)核心 電壓源V3至圖形處理器130的程序。請(qǐng)參閱圖6，其為根據(jù)本發(fā)明的一第五實(shí)施例，所揭露的一電源邏輯電路610的示 意圖，其中電源邏輯電路610可用來(lái)替換圖3中所示的邏輯與門210。如圖6所示，電源邏 輯電路610包含一第一 P型雙載子晶體管630、一第一 P型晶體管650、一第一二極管670、 一第二 P型雙載子晶體管620、一第二 P型晶體管640、一第二二極管660、及電阻662、664、 666、668、676、672、674。第一 P型雙載子晶體管630的射極通過(guò)電阻676耦接于待機(jī)電壓 源VSB。第一 P型晶體管650的柵極耦接于耦接于第一 P型雙載子晶體管630的射極。第 一 P型晶體管650的源極通過(guò)電阻668耦接參考電壓源V2。第一二極管670的正偏端耦接 于第一 P型雙載子晶體管630的基極。第一二極管670的負(fù)偏端通過(guò)電阻672耦接于參考 電壓源V2。第二 P型雙載子晶體管620的射極通過(guò)電阻666耦接于待機(jī)電壓源VSB。第二 P型晶體管640的柵極耦接于第二 P型雙載子晶體管620的射極。第二 P型晶體管640的 源極耦接于第一 P型晶體管650的源極。第二二極管660的正偏端耦接于第二 P型雙載子 晶體管620的基極。第二二極管660的負(fù)偏端通過(guò)電阻662耦接于轉(zhuǎn)換電壓源VI。致能 信號(hào)端耦接于第一 P型晶體管650的源極。當(dāng)該致能信號(hào)端處于高電位時(shí)，電源邏輯電路 610判斷轉(zhuǎn)換電壓源Vl及參考電壓源V2為已就緒。電源邏輯電路610所包含的各電阻用 來(lái)作為電流保護(hù)之用，且其作用為熟習(xí)本發(fā)明相關(guān)領(lǐng)域者所周知，故此處不再多加贅述。電源邏輯電路610的運(yùn)作方式亦以上述的二種不同情況來(lái)描述如下。在第一種狀 況中，轉(zhuǎn)換電壓源Vl已就緒，且參考電壓源V2尚未就緒。因?yàn)閰⒖茧妷涸碫2未就緒，且待 機(jī)電源VSB處于高電位，第一二極管670會(huì)因正偏壓而導(dǎo)通，第一 P型雙載子晶體管630被 開(kāi)啟，且第一 P型晶體管650被開(kāi)啟，而使得致能信號(hào)端的電位被拉低而無(wú)法達(dá)到高電位。 接著當(dāng)參考電壓源V2由未就緒轉(zhuǎn)為已就緒時(shí)，第一二極管670會(huì)因逆偏壓而不導(dǎo)通，第一 P型雙載子晶體管630會(huì)被關(guān)閉，且第一 P型晶體管650亦被關(guān)閉；除此以外，由于之前參 考電壓源V2未就緒時(shí)，轉(zhuǎn)換電壓源Vl已就緒，因此第二二極管660會(huì)因逆偏壓而不導(dǎo)通， 第二 P型雙載子晶體管620被關(guān)閉，且第二 P型晶體管640被關(guān)閉；如此一來(lái)，第一 P型晶 體管650與第二 P型晶體管640會(huì)同時(shí)被關(guān)閉，加上此時(shí)參考電壓源V2已就緒，使得致能 信號(hào)端會(huì)被拉升至高電位，并進(jìn)而使電源處理模塊150開(kāi)啟供應(yīng)核心電壓源V3至圖形處理 器130的程序。在第二種狀況中，轉(zhuǎn)換電壓源Vl未就緒，且參考電壓源V2已就緒。由于轉(zhuǎn)換電壓 源Vl未就緒，且待機(jī)電壓源V3處于高電位，因此第二二極管660會(huì)因正偏壓而導(dǎo)通，第二 P型雙載子晶體管620會(huì)被開(kāi)啟，且第二 P型晶體管640亦會(huì)被開(kāi)啟，使得致能信號(hào)端無(wú)法 達(dá)到高電位。接著當(dāng)轉(zhuǎn)換電壓源Vl由未就緒狀態(tài)轉(zhuǎn)為已就緒時(shí)，第二二極管660會(huì)因逆 偏壓而不導(dǎo)通，第二 P型雙載子晶體管620會(huì)被關(guān)閉，且第二 P型晶體管640亦被關(guān)閉；再者，由于當(dāng)之前轉(zhuǎn)換電壓源Vl未就緒時(shí)，參考電壓源V2已就緒，因此第一二極管670會(huì)因 逆偏壓而不導(dǎo)通，第一 P型雙載子晶體管630會(huì)被關(guān)閉，且第一 P型晶體管650亦被關(guān)閉； 如此一來(lái)，第一 P型晶體管650與第二 P型晶體管640同時(shí)被關(guān)閉，再加上因?yàn)閰⒖茧妷涸?V2處于已就緒狀態(tài)，致能信號(hào)端會(huì)被拉升至高電位，并進(jìn)而使電源處理模塊150開(kāi)啟供應(yīng) 核心電壓源V3至圖形處理器130的程序。請(qǐng)參閱圖7，其為根據(jù)本發(fā)明的一第六實(shí)施例所揭露的一電源邏輯電路710的示 意圖，其中電源邏輯電路710可用來(lái)替換圖3所示的邏輯與門210。如圖7所示，電源邏輯 電路710包含一第一 N型雙載子晶體管720、一第二 N型雙載子晶體管730、一 N型晶體管 740、電阻762、764、766、768、772、及電容782。第一 N型雙載子晶體管720的集極通過(guò)電阻 764耦接于待機(jī)電源VSB。第一 N型雙載子晶體管720的基極通過(guò)電阻762耦接于轉(zhuǎn)換電 壓源VI。第二 N型雙載子晶體管730的基極通過(guò)電阻768耦接于參考電壓源V2。第二 N 型雙載子晶體管730的集極耦接于第一 N型雙載子晶體管720的射極。N型晶體管740的 漏極通過(guò)電阻766耦接于參考電壓源V2。N型晶體管740的柵極耦接于第一 N型雙載子晶 體管720的集極。致能信號(hào)端耦接于N型晶體管740的漏極。當(dāng)該致能信號(hào)端處于高電位 時(shí)，電源邏輯電路710判斷轉(zhuǎn)換電壓源Vl及參考電壓源V2為已就緒。電源邏輯電路710 所包含的各電阻或電容用來(lái)作為電流保護(hù)或延遲平衡之用，且其作用為熟習(xí)本發(fā)明相關(guān)領(lǐng) 域者所周知，故此處不再多加贅述。電源邏輯電路710的運(yùn)作方式亦以之前各圖中所提及的兩種狀況加以描述。在第 一種狀況中，轉(zhuǎn)換電壓源Vl已就緒，且參考電壓源V2尚未就緒。由于參考電壓源V2未就 緒，且待機(jī)電源VSB處于高電位，因此第二 N型雙載子晶體管730會(huì)被關(guān)閉；由于轉(zhuǎn)換電壓 源Vl已就緒，因此第一 N型雙載子晶體管720會(huì)被開(kāi)啟；雖然第一 N型雙載子晶體管720 被開(kāi)啟，但因?yàn)榈诙?N型雙載子晶體管730被關(guān)閉，N型晶體管740的柵極的電壓失去往接 地端的通路而使得N型晶體管740的柵極處于高電位，并使得N型晶體管740被開(kāi)啟，且致 能信號(hào)端的電位也會(huì)因此下滑而無(wú)法達(dá)到高電位。之后當(dāng)參考電壓源V2由未就緒轉(zhuǎn)為已 就緒時(shí)，第一 N型雙載子晶體管730會(huì)被開(kāi)啟；由于之前第二 N型雙載子晶體管720已被開(kāi) 啟，N型晶體管740的柵極的電位會(huì)被下拉而處于低電位，并進(jìn)而使得N型晶體管740被關(guān) 閉；如此一來(lái)，致能信號(hào)端的電位會(huì)被拉升至高電位，并使電源處理模塊150開(kāi)啟供應(yīng)核心 電壓源V3至圖形處理器130的程序。在第二種狀況中，轉(zhuǎn)換電壓源Vl未就緒，且參考電壓源V2已就緒。由于參考電壓 源V2已就緒，因此第二 N型雙載子晶體管730會(huì)被開(kāi)啟；由于轉(zhuǎn)換電壓源Vl未就緒，因此 第一 N型雙載子晶體管720會(huì)被關(guān)閉。盡管第二 N型雙載子晶體管730被開(kāi)啟，且待機(jī)電 源VSB處于高電位，但是由于第一 N型雙載子晶體管720被關(guān)閉，因此N型晶體管740會(huì)因 為柵極處于高電位而被開(kāi)啟，并進(jìn)而使得致能信號(hào)端的電位被下拉而無(wú)法達(dá)到高電位。接 著，當(dāng)轉(zhuǎn)換電壓源Vl由未就緒的狀態(tài)轉(zhuǎn)為已就緒時(shí)，第一 N型雙載子晶體管720會(huì)被開(kāi)啟； 由于第一 N型雙載子晶體管720與第二 N型雙載子晶體管730被同時(shí)開(kāi)啟，N型晶體管740 會(huì)因?yàn)闁艠O電位被下拉而關(guān)閉；如此一來(lái)，致能信號(hào)端的電位會(huì)被拉升至高電位，并使電源 處理模塊150開(kāi)啟供應(yīng)核心電壓源V3至圖形處理器130的程序。請(qǐng)注意，雖然圖4至圖7所揭露的各電源邏輯電路可用來(lái)替換圖3所示的邏輯與 門210，但是當(dāng)不需考慮轉(zhuǎn)換電壓源Vl是否就緒的條件時(shí)，圖4至圖7所揭露的各電源邏輯電路可等效于圖2所示的邏輯與門210。除此以外，相較于圖2與圖3所示的邏輯與門 210，圖4至圖7所揭露的各電源邏輯電路所需的成本相對(duì)較低。然而，將圖2至圖7所揭 露的邏輯與門或電源邏輯電路置換成可判定轉(zhuǎn)換電壓源Vl及參考電壓源V2是否同時(shí)就緒 或是僅判定參考電壓源V2是否已就緒的其它電源邏輯電路，仍應(yīng)視為本發(fā)明的實(shí)施例。請(qǐng)參閱圖8，其為根據(jù)本發(fā)明上述各實(shí)施例所揭露的顯卡的運(yùn)作方法流程圖。如圖 8所示，該方法包含下列步驟步驟802 當(dāng)一顯卡的一電源處理模塊耦接于一轉(zhuǎn)換電壓源與一參考電壓源時(shí)， 檢測(cè)該顯卡是否安裝有本發(fā)明所揭露的電源邏輯電路；當(dāng)該顯卡安裝有本發(fā)明所揭露的電 源邏輯電路時(shí)，執(zhí)行步驟804，否則執(zhí)行步驟812 ；步驟804 該電源邏輯電路判斷該轉(zhuǎn)換電壓源及該參考電壓源是否皆就緒；當(dāng)該 轉(zhuǎn)換電壓源及該參考電壓源至少其中之一尚未就緒時(shí)，執(zhí)行步驟806;當(dāng)該轉(zhuǎn)換電壓源及 該參考電壓源皆就緒時(shí)，執(zhí)行步驟808 ；步驟806 該電源邏輯電路使該圖形處理器暫停運(yùn)作，并繼續(xù)執(zhí)行步驟804以等待 該轉(zhuǎn)換電壓源及該參考電壓源皆就緒；步驟808 該電源邏輯電路致能一電源處理模塊；步驟810 該電源處理模塊產(chǎn)生一核心電壓源供應(yīng)給該顯卡所包含的一圖形處理 器，以運(yùn)作該圖形處理器；步驟812 確認(rèn)該轉(zhuǎn)換電壓源與該參考電壓源二者就緒的一時(shí)間差是否超過(guò)一臨 界時(shí)間；當(dāng)該時(shí)間差超過(guò)該臨界時(shí)間時(shí)，執(zhí)行步驟814，否則執(zhí)行步驟816 步驟814 停止該圖形處理器的運(yùn)作；及步驟816 該電源處理模塊產(chǎn)生該核心電壓源供應(yīng)給該圖形處理器，以運(yùn)作該圖 形處理器。步驟802至810為圖2至圖7中所述的顯卡的運(yùn)作方式總結(jié)，故不再重復(fù)敘述其 技術(shù)特征。步驟812至步驟816為顯卡未安裝本發(fā)明的電源邏輯電路時(shí)的應(yīng)對(duì)方式，以確 保顯卡正確的運(yùn)作。請(qǐng)注意，將圖8中所示各步驟加以排列或組合所產(chǎn)生的其它實(shí)施例，仍 應(yīng)視為本發(fā)明的范疇。本發(fā)明揭露一種可配合不一致時(shí)序的輸入電壓源來(lái)維持運(yùn)作的顯卡，通過(guò)判定具 有不一致時(shí)序的輸入電壓源是否同時(shí)就緒或個(gè)別就緒，可以確保顯卡正確的供應(yīng)核心電壓 源給圖形處理器，使其運(yùn)作或維持其正確運(yùn)作。相較于先前技術(shù)中一般未針對(duì)輸入電壓源 間具有不一致的時(shí)序而使得顯卡可能無(wú)法正確的及時(shí)產(chǎn)生核心電壓源，并使圖形處理器無(wú) 法運(yùn)作或無(wú)法正確的運(yùn)作的情況，本發(fā)明所揭露的顯卡明顯的改進(jìn)了其缺點(diǎn)，并使得顯卡 可以與不同規(guī)格的電源供應(yīng)器配合而不致發(fā)生上述圖形處理器無(wú)法運(yùn)作或無(wú)法正確運(yùn)作 的狀況。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求書所做的均等變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
一種可配合不一致時(shí)序的輸入電壓源來(lái)維持運(yùn)作的顯卡，其特征是，包含電源處理模塊，用來(lái)接收外部所輸入的第一電源及第二電源，并根據(jù)所述第一電源及所述第二電源產(chǎn)生第三電源；圖形處理器，用來(lái)根據(jù)所述第三電源維持運(yùn)作；及電源邏輯電路，用來(lái)判斷所述第一電源及所述第二電源是否就緒，并根據(jù)所述第一電源及所述第二電源是否就緒來(lái)控制所述電源處理模塊產(chǎn)生所述第三電源以供應(yīng)于所述圖形處理器；其中所述第一電源由電源供應(yīng)器所提供，用來(lái)當(dāng)作所述第三電源的轉(zhuǎn)換電壓源；其中所述第二電源由主板所提供，用來(lái)當(dāng)作轉(zhuǎn)換所述第三電源時(shí)的參考電壓源。
2.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路為邏輯與門，且所述 邏輯與門的第一輸入端及第二輸入端各自耦接于所述第二電源；其中當(dāng)所述第二電源就緒時(shí)，所述邏輯與門控制所述電源處理模塊產(chǎn)生所述第三電源 以供應(yīng)于所述圖形處理器。
3.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路包含 第一 N型雙載子晶體管，其基極耦接于所述第二電源；第一 N型晶體管，其柵極耦接于所述第一 N型雙載子晶體管的集極及待機(jī)電源，且所述 第一 N型晶體管的漏極耦接于所述第二電源；第二 N型雙載子晶體管，其基極耦接于所述第一電源，且所述第二 N型雙載子晶體管的 集極耦接于所述第二電源；及第二 N型晶體管，其柵極耦接于所述第二 N型雙載子晶體管的集極，且所述第二 N型晶 體管的漏極耦接于所述第一 N型晶體管的漏極；其中致能信號(hào)端耦接于所述第一 N型晶體管的漏極，且當(dāng)所述致能信號(hào)端處于高電位 時(shí)，所述電源邏輯電路判斷所述第一電源及所述第二電源為已就緒。
4.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路包含 第一 P型雙載子晶體管，其射極耦接于待機(jī)電源；第一 N型晶體管，其柵極耦接于所述第一 P型雙載子晶體管的射極，且所述第一 N型晶 體管的漏極耦接于所述第二電源；第二 P型雙載子晶體管，其射極耦接于所述待機(jī)電源；第二 N型晶體管，其柵極耦接于所述第二 P型雙載子晶體管的射極，且所述第二 N型晶 體管的漏極耦接于所述第一 N型晶體管的漏極；第一 P型晶體管，其漏極耦接于所述第一 P型雙載子晶體管的基極，所述第一 P型晶體 管的柵極耦接于所述第二電源，且所述第一 P型晶體管的源極耦接于所述待機(jī)電源；及第二 P型晶體管，其漏極耦接于所述第二 P型雙載子晶體管的基極，所述第二 P型晶體 管的柵極耦接于所述第一電源，且所述第二 P型晶體管的源極耦接于所述待機(jī)電源；其中致能信號(hào)端耦接于所述第一 N型晶體管的漏極，且當(dāng)所述致能信號(hào)端處于高電位 時(shí)，所述電源邏輯電路判斷所述第一電源及所述第二電源為已就緒。
5.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路包含 第一 P型雙載子晶體管，其射極耦接于待機(jī)電源；第一 P型晶體管，其柵極耦接于耦接于所述第一 P型雙載子晶體管的射極，且所述第一P型晶體管的源極耦接于所述第二電源；第一二極管，其正偏端耦接于所述第一 P型雙載子晶體管的基極，且所述第一二極管 的負(fù)偏端耦接于所述第二電源；第二 P型雙載子晶體管，其射極耦接于所述待機(jī)電源；第二 P型晶體管，其柵極耦接于所述第二 P型雙載子晶體管的射極，且所述第二 P型晶 體管的源極耦接于所述第一 P型晶體管的源極；及第二二極管，其正偏端耦接于所述第二 P型雙載子晶體管的基極，且所述第二二極管 的負(fù)偏端耦接于所述第一電源；其中致能信號(hào)端耦接于所述第一 P型晶體管的源極，且當(dāng)所述致能信號(hào)端處于高電位 時(shí)，所述電源邏輯電路判斷所述第一電源及所述第二電源為已就緒。
6.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路為邏輯與門，且所述 邏輯與門的第一輸入端及第二輸入端各自耦接于所述第一電源及所述第二電源；其中當(dāng)所述第一電源及所述第二電源皆就緒時(shí)，所述邏輯與門控制所述電源處理模塊 產(chǎn)生所述第三電源以供應(yīng)于所述圖形處理器。
7.根據(jù)權(quán)利要求1所述的顯卡，其特征是，其中所述電源邏輯電路包含第一 N型雙載子晶體管，其集極耦接于待機(jī)電源，且所述第一 N型雙載子晶體管的基極 耦接于所述第一電源；第二 N型雙載子晶體管，其基極耦接于所述第二電源，且所述第二 N型雙載子晶體管的 集極耦接于所述第一 N型雙載子晶體管的射極；及N型晶體管，其漏極耦接于所述第二電源，且所述N型晶體管的柵極耦接于所述第一 N 型雙載子晶體管的集極；其中致能信號(hào)端耦接于所述N型晶體管的漏極，且當(dāng)所述致能信號(hào)端處于高電位時(shí)， 所述電源邏輯電路判斷所述第一電源及所述第二電源為已就緒。
8.—種顯卡的運(yùn)作方法，其特征是，包含當(dāng)顯卡的電源處理模塊耦接于第一電源與第二電源時(shí)，檢測(cè)所述顯卡是否安裝有電源 邏輯電路；當(dāng)所述顯卡安裝有所述電源邏輯電路時(shí)，所述電源邏輯電路判斷轉(zhuǎn)換電壓源及參考電 壓源是否皆就緒；當(dāng)所述轉(zhuǎn)換電壓源及所述參考電壓源至少其中之一尚未就緒時(shí)，所述電源邏輯電路使 圖形處理器暫停運(yùn)作，直到所述轉(zhuǎn)換電壓源及所述參考電壓源皆就緒為止；及當(dāng)所述轉(zhuǎn)換電壓源及所述參考電壓源皆就緒時(shí)，所述電源邏輯電路致能所述電源處理 模塊，且所述電源處理模塊產(chǎn)生核心電壓源以供應(yīng)給所述顯卡所包含的圖形處理器，以運(yùn) 作所述圖形處理器；其中所述電源邏輯電路用來(lái)判斷所述第一電源及所述第二電源是否就緒，并根據(jù)所述 第一電源及所述第二電源是否就緒來(lái)控制所述電源處理模塊產(chǎn)生第三電源以供應(yīng)于所述 圖形處理器。
9.根據(jù)權(quán)利要求8所述的方法，其特征是，另包含當(dāng)所述顯卡未安裝有所述電源邏輯電路時(shí)，確認(rèn)所述轉(zhuǎn)換電壓源與所述參考電壓源二 者就緒的時(shí)間差是否超過(guò)臨界時(shí)間；3當(dāng)所述時(shí)間差超過(guò)所述臨界時(shí)間時(shí)，停止所述圖形處理器的運(yùn)作；及 當(dāng)所述時(shí)間差未超過(guò)所述臨界時(shí)間時(shí)，所述電源處理模塊產(chǎn)生所述核心電壓源給所述 圖形處理器，以運(yùn)作所述圖形處理器。
全文摘要
本發(fā)明是一種配合不一致時(shí)序的輸入電壓源來(lái)維持運(yùn)作的顯卡及運(yùn)作方法，該顯卡可通過(guò)判定電源供應(yīng)器所提供的工作電壓是否有不一致的時(shí)序輸入，當(dāng)確認(rèn)工作電壓都已提供后，再提供給圖形處理器，使顯卡可維持其正確運(yùn)作。如此一來(lái)，即使顯卡與不同規(guī)格的電源供應(yīng)器配合，也不會(huì)因?yàn)檩斎腚妷涸吹竭_(dá)顯卡的時(shí)序先后問(wèn)題造成圖形處理器無(wú)法運(yùn)作或無(wú)法正確運(yùn)作的狀況。
文檔編號(hào)G06F3/14GK101882431SQ20091013718
公開(kāi)日2010年11月10日 申請(qǐng)日期2009年5月8日 優(yōu)先權(quán)日2009年5月8日
發(fā)明者林沛蓉, 陳榮泰 申請(qǐng)人:華碩電腦股份有限公司