專利名稱：一種16位的risc cpu系統(tǒng)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種16位的RISC CPU系統(tǒng)結(jié)構(gòu)。
背景技術(shù)：
CPU是集成電路中最常見和應(yīng)用最廣泛的部件之一，在計(jì)算機(jī)、嵌入式系統(tǒng)、MCU 和SOC芯片中隨處可見。在這些應(yīng)用場(chǎng)合中，CPU往往是系統(tǒng)或芯片的核心部件，起著關(guān)鍵作用。CPU電路的設(shè)計(jì)首先取決于CPU結(jié)構(gòu)的設(shè)計(jì)。不同結(jié)構(gòu)的CPU，在電路實(shí)現(xiàn)、執(zhí)行效率、編譯器設(shè)計(jì)和軟件編程等方面存在很大的差異。目前，主要有兩種CPU結(jié)構(gòu)CISC(復(fù)雜指令集計(jì)算機(jī))和RISC (精簡(jiǎn)指令集計(jì)算機(jī))。CISC的主要特點(diǎn)是指令功能強(qiáng)大，指令集豐富，指令長(zhǎng)度不相等，電路設(shè)計(jì)復(fù)雜，存儲(chǔ)器-存儲(chǔ)器操作較多，指令執(zhí)行效率較低，但是相對(duì)來講編程簡(jiǎn)單，代碼長(zhǎng)度短。RISC的主要特點(diǎn)是指令集精簡(jiǎn)，指令長(zhǎng)度單一、格式規(guī)范，便于使用流水線結(jié)構(gòu)，尋址方式簡(jiǎn)化，大量利用寄存器操作，存儲(chǔ)器操作少，指令執(zhí)行效率高。RISC結(jié)構(gòu)體系雖然具有上述諸多優(yōu)點(diǎn)，但存在著匯編程序設(shè)計(jì)/編譯器設(shè)計(jì)復(fù)雜、代碼密度較低、生成的代碼長(zhǎng)度較長(zhǎng)等缺點(diǎn)。由于傳統(tǒng)RISC CPU結(jié)構(gòu)體系本身指令集精簡(jiǎn)，尋址方式少，造成RISC CPU設(shè)計(jì)時(shí)編程的靈活性下降、工作量上升等缺陷。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能提高編程靈活性的16位的RISC CPU結(jié)構(gòu)。本發(fā)明公開了一種16位的RISC CPU結(jié)構(gòu)，它具有總線輸入輸出緩沖、地址多路器、指令鎖存及譯碼電路、寄存器地址譯碼電路、片內(nèi)寄存器組、ALU、數(shù)據(jù)cache、常數(shù)發(fā)生器、內(nèi)部數(shù)據(jù)總線接口。其中，總線輸入輸出緩沖，用于傳輸CPU和外設(shè)之間的或指令；地址多路器，用于輸出地址數(shù)據(jù)到與CPU連接的外部存儲(chǔ)器；指令鎖存及譯碼電路，連接于總線輸入輸出緩沖，用于依據(jù)指令輸出讀寫控制信號(hào)，源地址代碼和目的地址代碼，以及尋址方式控制信號(hào)；寄存器地址譯碼電路，連接于指令鎖存及譯碼電路，用于依據(jù)尋址方式控制信號(hào)及讀寫控制信號(hào)，對(duì)源地址代碼及目的地址代碼進(jìn)行譯碼后輸出片內(nèi)寄存器組地址選通信號(hào)；片內(nèi)寄存器組，連接于寄存器地址譯碼電路、內(nèi)部數(shù)據(jù)總線接口和地址多路器，用于依據(jù)片內(nèi)寄存器組地址選通信號(hào)，輸入或輸出數(shù)據(jù)；ALU，用于依據(jù)指令對(duì)輸入的進(jìn)行算術(shù)或邏輯運(yùn)算后輸出數(shù)據(jù)；數(shù)據(jù)Cache，用于數(shù)據(jù)暫存；常數(shù)發(fā)生器，用于產(chǎn)生常數(shù)；內(nèi)部數(shù)據(jù)總線接口，用于對(duì)ALU、片內(nèi)寄存器組、常數(shù)發(fā)生器及數(shù)據(jù)Cache之間的數(shù)據(jù)的傳輸。進(jìn)一步的，上述片內(nèi)寄存器組具有通用寄存器組和特殊寄存器組。進(jìn)一步的，上述寄存器地址譯碼電路和片內(nèi)寄存器組之間通過三組內(nèi)部寄存器地址總線對(duì)片內(nèi)寄存器組進(jìn)行選通。更進(jìn)一步的，上述通用寄存器組的bank數(shù)目為N個(gè)，所述N為不小于1的自然數(shù)， 每個(gè)通用寄存器組具有8個(gè)寄存器RO R7，所述特殊寄存器組的bank數(shù)目為1個(gè)，所述特殊寄存器組具有PC、SP、SR、Rw, RX、Ry、Rz特殊寄存器。且上述三組內(nèi)部寄存器地址總線具有第一組內(nèi)部寄存器地址總線、第二組內(nèi)部寄存器地址總線及第三組內(nèi)部寄存器地址總線。當(dāng)所述通用寄存器組的bank數(shù)目為2個(gè)時(shí)，所述第一組內(nèi)部寄存器地址總線具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第一組內(nèi)部寄存器地址總線具有第一、第二、…、第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器， 所述第二、第三、…、第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組。當(dāng)所述通用寄存器組的bank數(shù)目為2個(gè)時(shí)，所述第二組內(nèi)部寄存器地址總選具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7 位，用于選通PC、SP、SR、Rw、RX、Ry、Rz特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第二組內(nèi)部寄存器地址總線具有第一、第二、…、第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器，所述第二、第三、…、第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組。當(dāng)所述通用寄存器組的bank數(shù)目為2個(gè)時(shí)，所述所述第三組內(nèi)部寄存器地址總選具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為2位，用于選通PC、SP特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8 位，用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第三組內(nèi)部寄存器地址總線具有第一、第二、…、第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器，所述第二、第三、…、第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組。
本發(fā)明的16位的RISC CPU結(jié)構(gòu)，通過指令鎖存及譯碼電路產(chǎn)生源地址代碼和目的地址代碼以及尋址方式控制信號(hào)，并結(jié)合寄存器地址譯碼電路、片內(nèi)寄存器組、ALU、數(shù)據(jù) cache、常數(shù)發(fā)生器、內(nèi)部數(shù)據(jù)總線接口等模塊，能實(shí)現(xiàn)靈活多變的尋址方式，如實(shí)現(xiàn)9種源操作數(shù)尋址方式和4種目的操作數(shù)尋址方式，從而提高16位的RISC CPU結(jié)構(gòu)的編程設(shè)計(jì)的靈活性，提升指令的執(zhí)行效率并節(jié)約程序代碼空間。



圖1為本發(fā)明16位的RISC CPU的結(jié)構(gòu)示意圖； 圖2為圖1中數(shù)據(jù)總線輸入輸出緩沖模塊結(jié)構(gòu)示意圖； 圖3為圖1中指令鎖存和譯碼模塊結(jié)構(gòu)示意圖； 圖4為本發(fā)明運(yùn)行RISC指令的4級(jí)流水線示意圖； 圖5為圖1中寄存器地址譯碼電路模塊結(jié)構(gòu)示意圖； 圖6為圖1中與ALU相關(guān)的總線結(jié)構(gòu)示意圖； 圖7為圖1中內(nèi)部數(shù)據(jù)總線接口模塊示意圖； 圖8為圖1中ALU和內(nèi)部寄存器組接口示意圖； 圖9為圖1中ALU和內(nèi)部寄存器內(nèi)的SR寄存器接口示意圖10為圖1中數(shù)據(jù)Cache模塊結(jié)構(gòu)示意圖。圖11為圖1中常數(shù)發(fā)生器結(jié)構(gòu)示意圖。圖12為圖1中片內(nèi)寄存器組結(jié)構(gòu)示意框13為圖1中地址多路器結(jié)構(gòu)示意圖。。
具體實(shí)施例方式下面結(jié)合附圖詳細(xì)說明本發(fā)明的16位RISC CPU結(jié)構(gòu)。如附圖1所示，本發(fā)明的16位RISC CPU結(jié)構(gòu)的主要包括數(shù)據(jù)總線輸入輸出緩沖模塊、指令鎖存及譯碼模塊、寄存器地址譯碼電路模塊、16位ALU模塊、內(nèi)部數(shù)據(jù)總線接口模塊、數(shù)據(jù)Cache模塊、常數(shù)發(fā)生器CONT模塊、片內(nèi)寄存器組模塊(多個(gè)BANK的通用寄存器組和一個(gè)BANK的特殊寄存器組)、地址多路器模塊、以及實(shí)現(xiàn)上述單元模塊之間數(shù)據(jù)傳輸?shù)膬?nèi)部總線 A_BUS、B_BUS、C_BUS、D_BUS、DIN_BUS、S_BUS、FI_BUS、F0_BUS, F_WBUS、F_ RBUS, I_BUS、In_BUS、R_BUS 等，內(nèi)部寄存器地址總線 al_bus、a2_bus、a3_bus，和多路二選一陣列MUX_A、MUX_B、MUX_C等。下面詳細(xì)的對(duì)RISCCPU結(jié)構(gòu)內(nèi)的主要模塊進(jìn)行詳細(xì)介紹。一、數(shù)據(jù)總線輸入輸出緩沖模塊用于實(shí)現(xiàn)CPU內(nèi)外數(shù)據(jù)交換，其結(jié)構(gòu)示意框圖如附圖2所示。附圖2中，當(dāng)Data_ OEN有效時(shí)，CPU對(duì)外輸出數(shù)據(jù)，S_BUS上的數(shù)據(jù)通過輸出緩沖單元輸出到數(shù)據(jù)總線DB_BUS 上；而DB_BUS上的數(shù)據(jù)總是能通過輸入緩沖單元輸入到數(shù)據(jù)總線DIN_BUS上。二、指令鎖存和譯碼模塊用于鎖存指令代碼并對(duì)其進(jìn)行譯碼產(chǎn)生控制CPU數(shù)據(jù)流的各個(gè)微控制信號(hào)以及送出指令代碼中的源地址代碼和目的地址代碼，其結(jié)構(gòu)示意圖如附圖3所示。本發(fā)明主要列出和尋址方式相關(guān)的微控制指令，包括(1)尋址方式控制信號(hào)，控制寄存器地址譯碼；( 常數(shù)發(fā)生指令，控制常數(shù)發(fā)生器產(chǎn)生相應(yīng)的常數(shù)；( 各二選一MUX 陣列的選擇信號(hào)，用于控制各MUX陣列選擇不同的數(shù)據(jù)通路；(4)讀寫控制信號(hào)R/Wn，控制 CPU對(duì)內(nèi)部寄存器或外設(shè)存儲(chǔ)器的讀寫。( 其他控制指令，實(shí)現(xiàn)ALU的各個(gè)邏輯或算術(shù)運(yùn)算功能。通過這些微控制信號(hào)的配合，可以實(shí)現(xiàn)本發(fā)明各種源操作數(shù)尋址方式和目的操作數(shù)尋址方式。附圖3中，采用了兩級(jí)cache對(duì)指令代碼進(jìn)行鎖存，第一級(jí)發(fā)生在取指階段，將指令代碼鎖存在指令寄存器中，第二級(jí)發(fā)生在執(zhí)行階段，將指令代碼中的源地址和目的地址代碼鎖存在寄存器地址cache中，利用寄存器地址cache的緩沖，可以實(shí)現(xiàn)RISC指令的4 級(jí)流水線，如附圖4所示。接著對(duì)附圖4做進(jìn)一步的闡述，通過延時(shí)電路實(shí)現(xiàn)指令鎖存滯后于系統(tǒng)時(shí)鐘，而寄存器地址鎖存發(fā)生在指令鎖存之前，這樣在進(jìn)行指令鎖存和譯碼階段，寄存器地址cache 中的內(nèi)容不會(huì)發(fā)生變化，因此在對(duì)當(dāng)前指令進(jìn)行鎖存和譯碼時(shí)，是在進(jìn)行上條指令的執(zhí)行和回寫過程。三、寄存器地址譯碼電路模塊寄存器地址譯碼電路模塊，在尋址方式控制信號(hào)的作用下，對(duì)鎖存的源地址代碼和目的地址代碼進(jìn)行譯碼，通過3組內(nèi)部寄存器地址總線即第一、第二、第三組內(nèi)部寄存器地址總線al_bus、a2_bus、a3_bus，用于選通內(nèi)部寄存器組內(nèi)的不同的寄存器單元，其具體工作原理如附圖5所示。對(duì)附圖5中源地址代碼和目的地址代碼的編碼方式進(jìn)行解釋本發(fā)明實(shí)施例中的 RISC指令采用了 6位源地址和5位目的地址代碼的編碼方式，從而可以實(shí)現(xiàn)9種源操作數(shù)尋址方式和4種目的操作數(shù)尋址方式。9種源地址尋址方式和源地址代碼對(duì)應(yīng)關(guān)系如下
尋址方式尋址方式控制位寄存器地址位備注寄存器模式000XXX針對(duì)通用寄存器
Rn001OOtMlO針對(duì)特殊寄存器變址模式010XXX針對(duì)通用寄存器X(Rn)011000-011針對(duì)公共寄存器相對(duì)模式 X (PC)011100變址模式特例，X (PC)絕對(duì)模式 &ABS011110指令下一行為絕對(duì)地址寄存器間接模式 @Rn100XXX針對(duì)通用寄存器，Rn為指針指向操作數(shù)寄存器減量模式 @Rn-101XXX針對(duì)通用寄存器，Rn為指針指向操作數(shù)，然后Rn減寄存器增量模式110XXX針對(duì)通用寄存器，Rn為指針指向操作數(shù)，然后Rn加@Rn+111101針對(duì)堆棧指針SP，SP為指針指向操作數(shù)，然后SP加。立即數(shù)模式 #N111100指令下一行為立即數(shù)，寄存器增量模式特例，@PC+·001111常數(shù)OH011111常數(shù)FFFFH111000常數(shù)IH常數(shù)模式111001常數(shù)2H111010常數(shù)4H111011常數(shù)8H111110常數(shù)100H111111常數(shù)200H4種目的地址尋址方式和目的地址代碼對(duì)應(yīng)關(guān)系如下
權(quán)利要求
1.一種16位的RISC CPU系統(tǒng)結(jié)構(gòu)，其特征在于，包括數(shù)據(jù)總線輸入輸出緩沖，用于傳輸CPU和外設(shè)之間的數(shù)據(jù)或指令；地址多路器，用于輸出地址數(shù)據(jù)到與CPU連接的外部存儲(chǔ)器；指令鎖存及譯碼電路，連接于所述數(shù)據(jù)總線輸入輸出緩沖，用于依據(jù)所述指令輸出讀寫控制信號(hào)，源地址代碼和目的地址代碼，以及尋址方式控制信號(hào)；寄存器地址譯碼電路，連接于所述指令鎖存及譯碼電路，用于依據(jù)所述尋址方式控制信號(hào)及讀寫控制信號(hào)，對(duì)所述源地址代碼及目的地址代碼進(jìn)行譯碼后輸出片內(nèi)寄存器組地址選通信號(hào)；片內(nèi)寄存器組，連接于所述寄存器地址譯碼電路、內(nèi)部數(shù)據(jù)總線接口和地址多路器，用于依據(jù)所述片內(nèi)寄存器組地址選通信號(hào)，輸入或輸出數(shù)據(jù)；ALU，用于依據(jù)所述指令對(duì)輸入的數(shù)據(jù)進(jìn)行算術(shù)或邏輯運(yùn)算后輸出數(shù)據(jù)；數(shù)據(jù)Cache，用于數(shù)據(jù)暫存；常數(shù)發(fā)生器，用于產(chǎn)生常數(shù)；內(nèi)部數(shù)據(jù)總線接口，用于對(duì)所述ALU、片內(nèi)寄存器組、常數(shù)發(fā)生器及數(shù)據(jù)Cache之間的數(shù)據(jù)的傳輸。
2.如權(quán)利要求1所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述寄存器地址譯碼電路和片內(nèi)寄存器組之間通過三組內(nèi)部寄存器地址總線對(duì)所述片內(nèi)寄存器組進(jìn)行選通。
3.如權(quán)利要求2所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述片內(nèi)寄存器組具有通用寄存器組和特殊寄存器組。
4.如權(quán)利要求3所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述通用寄存器組的bank數(shù)目為N個(gè)，所述N為不小于1的自然數(shù)，每個(gè)bank通用寄存器組具有8個(gè)寄存器RO R7， 所述特殊寄存器組的bank數(shù)目為1個(gè)，所述特殊寄存器組具有PC、SP、SR、RW、Rx、Ry、Rz特殊寄存器。
5.如權(quán)利要求4所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述三組內(nèi)部寄存器地址總線具有第一組內(nèi)部寄存器地址總線、第二組內(nèi)部寄存器地址總線及第三組內(nèi)部寄存器地址總線。
6.如權(quán)利要求5所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，當(dāng)所述通用寄存器組的bank 數(shù)目為2個(gè)時(shí)，所述第一組內(nèi)部寄存器地址總線具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw、Rx、Ry、Rz特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第一組內(nèi)部寄存器地址總線具有第一、第二.....第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx, Ry, Rz特殊寄存器，所述第二、第三.....第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組，N為大于2的自然數(shù)。
7.如權(quán)利要求5所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，當(dāng)所述通用寄存器組的bank 數(shù)目為2個(gè)時(shí)，所述第二組內(nèi)部寄存器地址總選具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw、Rx、Ry、Rz特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第二組內(nèi)部寄存器地址總線具有第一、第二.....第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器，所述第二、第三、…、第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組，N為大于2的自然數(shù)。
8.如權(quán)利要求5所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，當(dāng)所述通用寄存器組的bank 數(shù)目為2個(gè)時(shí)，所述所述第三組內(nèi)部寄存器地址總選具有第一、第二及第三子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為2位，用于選通PC、SP特殊寄存器，所述第二和第三子內(nèi)部寄存器地址總線的位寬為8位，用于選通1個(gè)通用寄存器組；當(dāng)所述通用寄存器組的bank數(shù)目為N個(gè)時(shí)，所述第三組內(nèi)部寄存器地址總線具有第一、第二.....第N+1子內(nèi)部寄存器地址總線，所述第一子內(nèi)部寄存器地址總線的位寬為7位，用于選通PC、SP、SR、Rw, Rx、Ry、Rz特殊寄存器，所述第二、第三.....第N+1子內(nèi)部寄存器地址總線的位寬為8位，分別用于選通1個(gè)通用寄存器組，N為大于2的自然數(shù)。
9.如權(quán)利要求5所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，讀寫所述片內(nèi)寄存器組的數(shù)據(jù)時(shí)，通過與所述片內(nèi)寄存器組相連的三根內(nèi)部總線來傳輸數(shù)據(jù)。
10.如權(quán)利要求9所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述三跟內(nèi)部總線具有第一內(nèi)部總線、第二內(nèi)部總線及第三內(nèi)部總線。
11.如權(quán)利要求10所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述片內(nèi)寄存器通過所述第一內(nèi)部總線及第二內(nèi)部總線與所述數(shù)據(jù)cache、常數(shù)發(fā)生器及內(nèi)部數(shù)據(jù)總線接口交換數(shù)據(jù)。
12.如權(quán)利要求10所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述片內(nèi)寄存器通過所述第三內(nèi)部總線傳輸?shù)刂窋?shù)據(jù)到所述地址多路器。
13.如權(quán)利要求1所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述常數(shù)發(fā)生器用于產(chǎn)生8 個(gè)常數(shù)，所述8個(gè)常數(shù)分別為OH、1H、2H、4H、8H、100H、200H、FFFHL
14.如權(quán)利要求1所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述地址多路器具有跳轉(zhuǎn) cache，所述ALU直接輸出數(shù)據(jù)到所述跳轉(zhuǎn)cache中暫存。
15.如權(quán)利要求1所述的RISCCPU系統(tǒng)結(jié)構(gòu)，其特征在于，所述源地址代碼為6位，所述目的地址代碼為5位。
全文摘要
本發(fā)明公開了一種16位的RISC CPU結(jié)構(gòu)，它具有數(shù)據(jù)總線輸入輸出緩沖、地址多路器、指令鎖存及譯碼電路、寄存器地址譯碼電路、片內(nèi)寄存器組、ALU、數(shù)據(jù)cache、常數(shù)發(fā)生器、內(nèi)部數(shù)據(jù)總線接口。本發(fā)明的RISC CPU結(jié)構(gòu)，通過指令鎖存及譯碼電路產(chǎn)生源地址代碼和目的地址代碼以及尋址方式控制信號(hào)，并結(jié)合寄存器地址譯碼電路、片內(nèi)寄存器組、ALU、數(shù)據(jù)cache、常數(shù)發(fā)生器、內(nèi)部數(shù)據(jù)總線接口等模塊，能實(shí)現(xiàn)靈活多變的尋址方式，如實(shí)現(xiàn)9種源操作數(shù)尋址方式和4種目的操作數(shù)尋址方式，從而提高16位的RISC CPU結(jié)構(gòu)的編程設(shè)計(jì)的靈活性，提升指令的執(zhí)行效率并節(jié)約程序代碼空間。
文檔編號(hào)G06F9/30GK102262611SQ20101018397
公開日2011年11月30日 申請(qǐng)日期2010年5月25日 優(yōu)先權(quán)日2010年5月25日
發(fā)明者王會(huì)剛, 王健, 趙健, 趙海, 邱丹, 鄭明 , 陳長(zhǎng)華, 顧曉紅, 高慶 申請(qǐng)人:無(wú)錫華潤(rùn)矽科微電子有限公司