專利名稱：一種低功耗電路設(shè)計(jì)優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)自動(dòng)化領(lǐng)域，尤其屬于優(yōu)化集成電路功耗的技術(shù)范疇， 特別涉及一種低功耗電路設(shè)計(jì)優(yōu)化方法。
背景技術(shù)：
先進(jìn)數(shù)字集成電路制造工藝的特征尺寸不斷縮小，從90nm、65nm，過(guò)渡到45nm、 32nm，并有望發(fā)展到22nm和15nm，甚至更小的特征尺寸。特征尺寸的不斷縮小使得芯片系統(tǒng)集成度不斷提高成為可能，但芯片的功耗隨芯片系統(tǒng)的集成度提高而不斷增加，從而制約了充分利用特征尺寸的縮小以提高芯片系統(tǒng)集成度的能力，為此需要探索低功耗優(yōu)化技術(shù)降低芯片系統(tǒng)的功耗。目前應(yīng)用比較普遍的低功耗技術(shù)主要有多閾值工藝CMOS (MTCMOS)、變閾值工藝 CMOS (VTCMOS)、電源門(mén)控、多電壓，以及動(dòng)態(tài)電壓和頻率縮放(DVFS)、電源門(mén)控等。這些技術(shù)可以有效地降低芯片系統(tǒng)的功耗，但如何在芯片系統(tǒng)設(shè)計(jì)中自動(dòng)使用這些技術(shù)，還需要新的優(yōu)化方法的支持，以確保這些技術(shù)在低功耗芯片系統(tǒng)設(shè)計(jì)中得到充分的應(yīng)用。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種低功耗電路設(shè)計(jì)優(yōu)化方法，本發(fā)明提供了一種低功耗電路設(shè)計(jì)優(yōu)化方法，包括指定門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)、單元庫(kù)及器件模型信息的位置，并讀入所述信息進(jìn)行門(mén)級(jí)電路仿真，對(duì)門(mén)級(jí)電路進(jìn)行劃分，進(jìn)行電路分析和仿真結(jié)果分析，依據(jù)該分析結(jié)果， 根據(jù)低功耗技術(shù)對(duì)電路進(jìn)行優(yōu)化處理。MTCMOS、VTCMOS、電源門(mén)控、多電壓，以及動(dòng)態(tài)電壓和頻率縮放(DVFS)、電源門(mén)控等低功耗技術(shù)的運(yùn)用可以有效地降低電路系統(tǒng)的功耗，但如何運(yùn)用需要借助設(shè)計(jì)人員的經(jīng)驗(yàn)人為地指定電路系統(tǒng)中具體的模塊需要采用具體的低功耗技術(shù)，這需要設(shè)計(jì)人員對(duì)電路的工作過(guò)程有詳細(xì)的了解，以便在具體的模塊中采用合適的低功耗技術(shù)，過(guò)程比較繁雜且費(fèi)時(shí)間，而且不利于充分運(yùn)用低功耗技術(shù)，本發(fā)明不需要設(shè)計(jì)人員對(duì)電路工作過(guò)程有詳細(xì)的了解，同時(shí)對(duì)低功耗技術(shù)進(jìn)行自動(dòng)嘗試和比較，針對(duì)具體的電路模塊最優(yōu)化地選擇合適的低功耗技術(shù)。


圖1為本發(fā)明實(shí)施例提供的一種低功耗電路設(shè)計(jì)優(yōu)化的方法流程圖；圖2為本發(fā)明實(shí)施例中進(jìn)行電路分析和仿真結(jié)果分析的方法流程圖；圖3為本發(fā)明實(shí)施例中根據(jù)低功耗技術(shù)對(duì)電路進(jìn)行優(yōu)化處理的方法流程圖；圖4為本發(fā)明實(shí)施例中進(jìn)行功耗評(píng)估的方法流程圖。
具體實(shí)施方式
本發(fā)明旨對(duì)門(mén)級(jí)電路網(wǎng)表設(shè)計(jì)進(jìn)行優(yōu)化，在電路網(wǎng)表中插入和/或替換部分單元以支持MTCMOS、VTCMOS,電源門(mén)控、多電壓、以及動(dòng)態(tài)電壓和頻率縮放(DVFS)、電源門(mén)控等低功耗技術(shù)，在確保芯片系統(tǒng)電路性能的前提下使芯片系統(tǒng)的功耗最低。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述。圖1為本發(fā)明實(shí)施例提供的一種低功耗電路設(shè)計(jì)優(yōu)化的方法流程圖，具體包括以下步驟步驟101、指定門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)、單元庫(kù)、器件模型等信息的位置。具體地可以通過(guò)軟件的命令行選項(xiàng)值指定或圖形界面上的數(shù)據(jù)位置瀏覽器選擇并指定。步驟102、讀入門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)、單元庫(kù)、器件模型信息。步驟103、門(mén)級(jí)電路仿真。通過(guò)門(mén)級(jí)電路仿真工具(目前的門(mén)級(jí)電路仿真工具很多，可以采用任何一個(gè)現(xiàn)有的門(mén)級(jí)電路仿真工具，如VCS、ModelSim等)讀入門(mén)級(jí)電路網(wǎng)表、 仿真激勵(lì)和門(mén)級(jí)電路的基本單元庫(kù)信息(門(mén)級(jí)仿真的單元庫(kù)信息的建立是基于器件模型信息，但門(mén)級(jí)仿真不需要底層的器件模型信息，而是直接利用庫(kù)單元內(nèi)的時(shí)延信息等)，采用基于事件驅(qū)動(dòng)的仿真算法對(duì)電路進(jìn)行仿真，得到各個(gè)單元的工作時(shí)序、功耗、狀態(tài)及狀態(tài)轉(zhuǎn)換信息。步驟104、電路劃分。對(duì)門(mén)級(jí)電路按功能和層次關(guān)系進(jìn)行劃分，將電路劃分為若干個(gè)未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域，構(gòu)建未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表。具體按功能和層次關(guān)系進(jìn)行劃分，門(mén)級(jí)綜合之前的寄存器傳輸級(jí)(RTL)和行為級(jí)設(shè)計(jì)本身就是層次化和功能化的描述模塊，門(mén)級(jí)綜合保留了這一層次化信息和功能化信息，因此無(wú)需在技術(shù)上確定功能和設(shè)計(jì)層次，劃分只需要層次化的遍歷設(shè)計(jì)即可。步驟105、從未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表中取出一個(gè)模塊/區(qū)域，進(jìn)行電路分析和仿真結(jié)果分析。該分析的流程如圖2所示，包括步驟1051、對(duì)電路進(jìn)行關(guān)鍵信號(hào)流路徑分析以確定電路的關(guān)鍵路徑。具體通過(guò)人工指定關(guān)鍵信號(hào)或以最長(zhǎng)路徑自動(dòng)分析出關(guān)鍵輸入信號(hào)，根據(jù)信號(hào)在電路建立的有向圖上的傳播確定關(guān)鍵信號(hào)的傳播路徑，以此為關(guān)鍵信號(hào)路徑。步驟1052、分析門(mén)級(jí)電路仿真結(jié)果，得出阱電壓控制邏輯。根據(jù)仿真結(jié)果確定電路的工作狀態(tài)和待機(jī)狀態(tài)，并從仿真波形數(shù)據(jù)之間的相關(guān)性找出導(dǎo)致電路進(jìn)入/退出工作狀態(tài)和待機(jī)狀態(tài)的條件，以此產(chǎn)生阱電壓控制邏輯，阱電壓控制邏輯控制阱偏置電壓，在工作方式降低閾值電壓Vth，在待機(jī)狀態(tài)提高閾值電壓vth，以降低靜態(tài)功耗。步驟1053、分析門(mén)級(jí)電路仿真結(jié)果，捕捉每個(gè)時(shí)鐘周期上升沿到來(lái)時(shí)，為同一寄存器重復(fù)裝載相同數(shù)據(jù)的情形。為同一寄存器重復(fù)裝載相同數(shù)據(jù)對(duì)寄存器狀態(tài)沒(méi)有實(shí)際改變，卻會(huì)增大電路的功耗，捕捉該情形以便后續(xù)增加適當(dāng)?shù)目刂七壿?，在寄存器已有?shù)據(jù)和要裝入的數(shù)據(jù)一致時(shí)消除重新裝載數(shù)據(jù)的動(dòng)作有效地降低電路的動(dòng)態(tài)功耗。步驟IOM、分析門(mén)級(jí)電路仿真結(jié)果，捕捉邏輯單元/模塊一段時(shí)間內(nèi)處于空閑狀態(tài)的情形，并分析進(jìn)入空閑狀態(tài)的條件和退出空閑狀態(tài)的條件。捕捉空閑狀態(tài)情形，并針對(duì)該情形增加電源門(mén)空電路，在空閑狀態(tài)關(guān)閉電源，可以有效地降低電路功耗。步驟1055、分析門(mén)級(jí)電路仿真結(jié)果，捕捉單元一段時(shí)間內(nèi)處于睡眠狀態(tài)的情形，并分析進(jìn)入睡眠狀態(tài)的條件和退出睡眠狀態(tài)的條件；對(duì)該單元各個(gè)輸入狀態(tài)下的功耗進(jìn)行比較以確定最低功耗對(duì)應(yīng)的輸入激勵(lì)。步驟105分析的主要目的在于，有針對(duì)性的嘗試運(yùn)用目前的各種低功耗技術(shù)。步驟106、依據(jù)步驟105的分析結(jié)果，根據(jù)低功耗技術(shù)對(duì)電路進(jìn)行優(yōu)化處理。具體處理流程如圖3所示步驟1061、利用分析得出的阱電壓控制邏輯，將固定閾值MOS基本單元替換為變閾值工藝VTCMOS基本單元，并為此插入阱偏置電壓控制模塊，以便采用動(dòng)態(tài)改變襯底偏置電壓以改變閾值。工作期間，η型阱(N well)偏置電壓維持在Vdd，ρ型阱(P well)偏置電壓維持在0 ；當(dāng)待機(jī)或者需要低頻工作時(shí)，N well偏置電壓維持在2Vdd，P well偏置電壓維持在 lVdd，這樣也可以通過(guò)高閾值達(dá)到減少漏電功耗的目的。步驟1062、選用多閾值工藝MTCMOS基本單元替換固定閾值MOS基本單元，在分析得出的關(guān)鍵路徑上采用閾值較低的器件以確保關(guān)鍵路徑的響應(yīng)速度；在分析得出的非關(guān)鍵路徑上用高閾值器件以降低非關(guān)鍵路徑上的靜態(tài)功耗。在這里，變閾值工藝VTCMOS基本單元和多閾值工藝MTCMOS基本單元是兩種不同的低功耗技術(shù)，選用多閾值工藝MTCMOS基本單元替換固定閾值MOS基本單元與前面的將固定閾值MOS基本單元替換為變閾值工藝 VTCMOS基本單元并不矛盾，它們分別用于優(yōu)化電路不同部分。步驟1063、在分析得出的寄存器相同數(shù)據(jù)反復(fù)重載區(qū)域的寄存器槽和時(shí)鐘網(wǎng)絡(luò)上插入門(mén)控電路，以避免相同的值在每個(gè)時(shí)鐘周期上升沿到來(lái)時(shí)都會(huì)被重復(fù)加載進(jìn)后面的寄存器中，控制和消除寄存器、時(shí)鐘網(wǎng)絡(luò)和多選器產(chǎn)生不必要的活動(dòng)，大幅度降低功耗。步驟1064、插入睡眠狀態(tài)檢測(cè)電路和增加特定向量生成機(jī)制/電路，在電路處于睡眠狀態(tài)下，給電路輸入置成功耗最低的輸入向量，以大幅度降低這部分電路的功耗。插入的門(mén)控電路和睡眠狀態(tài)檢測(cè)電路等都基于現(xiàn)有的庫(kù)單元。步驟107、再次進(jìn)行門(mén)級(jí)電路仿真。通過(guò)步驟1061、1062、1063、1064的操作，在原有門(mén)級(jí)電路網(wǎng)表的基礎(chǔ)上，一個(gè)新的門(mén)級(jí)網(wǎng)表已經(jīng)產(chǎn)生，新的電路功耗如何，需要評(píng)估，為此首先需要對(duì)它進(jìn)行門(mén)級(jí)電路仿真。與步驟103門(mén)級(jí)電路仿真一致通過(guò)門(mén)級(jí)電路仿真工具讀入門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)和門(mén)級(jí)電路的基本單元庫(kù)信息，采用基于事件驅(qū)動(dòng)的仿真算法對(duì)電路進(jìn)行仿真，得到各個(gè)單元的工作時(shí)序、功耗、狀態(tài)及狀態(tài)轉(zhuǎn)換信息。步驟108、門(mén)級(jí)電路仿真結(jié)果比較。比較原門(mén)級(jí)電路仿真結(jié)果和低功耗優(yōu)化之后的門(mén)級(jí)電路仿真結(jié)果，確保原門(mén)級(jí)電路在低功耗優(yōu)化之后的門(mén)級(jí)電路中的對(duì)應(yīng)部分的仿真結(jié)果相同，否則針對(duì)低功耗優(yōu)化的替換/插入有問(wèn)題。步驟109、進(jìn)行功耗評(píng)估。圖4是功耗評(píng)估的流程，包括以下步驟步驟1091、確定功耗評(píng)估范圍。由于通過(guò)步驟1061、1062、1063、1064的操作，在原有門(mén)級(jí)電路網(wǎng)表的基礎(chǔ)上，已經(jīng)產(chǎn)生一個(gè)新的門(mén)級(jí)網(wǎng)表，僅集中在網(wǎng)表修改過(guò)的部分進(jìn)行評(píng)估。這是因?yàn)?，未修改部分的功耗沒(méi)有改變，且增量式的功耗評(píng)估可以有效地節(jié)約功耗評(píng)估所花費(fèi)的時(shí)間開(kāi)銷。步驟1092、計(jì)算門(mén)級(jí)電路平均動(dòng)態(tài)功耗。利用門(mén)級(jí)電路仿真時(shí)記錄的SoC (系統(tǒng)級(jí)芯片)中各個(gè)門(mén)器件跳變總次數(shù)、仿真時(shí)間、跳變、以及仿真時(shí)間內(nèi)1 — 0禾Π 0 — 1的跳變次數(shù)等等，并直接從工藝庫(kù)中提取出精確的電容信息，通過(guò)計(jì)算得到仿真時(shí)間內(nèi)的平均動(dòng)態(tài)功耗。其計(jì)算公式為
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其中，Pd表示動(dòng)態(tài)功耗，f由仿真時(shí)間tsim與仿真時(shí)間內(nèi)1 — 0和0 — 1的跳變次數(shù)Ν"。和N?！獩Q定f =饑―JNc^1Vtsim，Q是輸出節(jié)點(diǎn)的等效電容，Vdd是電源電壓。步驟1093、計(jì)算門(mén)級(jí)電路平均靜態(tài)功耗。根據(jù)仿真時(shí)間內(nèi)門(mén)級(jí)電路靜態(tài)工作的時(shí)間、門(mén)級(jí)電路的器件尺寸、電源電壓、器件模型數(shù)據(jù)計(jì)算平均靜態(tài)功耗。靜態(tài)功耗的來(lái)源為電路中存在泄漏電流，而構(gòu)成泄漏電流的機(jī)制主要為反偏pn 結(jié)電流、亞閾值電流、其他二級(jí)效應(yīng)，如柵隧穿電流、DIBL效應(yīng)、熱載流子效應(yīng)等，靜態(tài)功耗表達(dá)式為Ps = IlrakXVdd，其中Ileak由門(mén)級(jí)電路的器件尺寸、電源電壓、器件模型數(shù)據(jù)計(jì)算， 實(shí)現(xiàn)時(shí)具體公式可參考器件模型公式。步驟1094、計(jì)算門(mén)級(jí)電路平均功耗。門(mén)級(jí)電路平均功耗=(門(mén)級(jí)電路平均動(dòng)態(tài)功耗X其動(dòng)態(tài)工作時(shí)間+門(mén)級(jí)電路平均靜態(tài)漏電功耗X其靜態(tài)工作時(shí)間)/(其動(dòng)態(tài)工作時(shí)間+其靜態(tài)工作時(shí)間)。步驟1095、計(jì)算優(yōu)化區(qū)域的平均功耗。對(duì)優(yōu)化區(qū)域內(nèi)的包括新增加門(mén)級(jí)電路在內(nèi)的所有門(mén)級(jí)電路平均功耗求和。步驟110、判斷是否接受優(yōu)化。比較優(yōu)化之前區(qū)域內(nèi)的平均功耗和優(yōu)化之后區(qū)域內(nèi)的平均功耗，若區(qū)域內(nèi)的平均功耗降低了，則接受該區(qū)域內(nèi)的低功耗優(yōu)化結(jié)果，以新的門(mén)級(jí)網(wǎng)表替換原有區(qū)域內(nèi)的門(mén)級(jí)網(wǎng)表；否則保留原有區(qū)域內(nèi)的門(mén)級(jí)網(wǎng)表；同時(shí)這一經(jīng)過(guò)低功耗優(yōu)化處理過(guò)的模塊/區(qū)域從未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表中刪除。步驟111、判斷是否繼續(xù)進(jìn)行低功耗優(yōu)化，若是則轉(zhuǎn)向步驟105 ；否則執(zhí)行下一步。 判斷是否繼續(xù)進(jìn)行低功耗優(yōu)化的準(zhǔn)則是未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表非空，則對(duì)列表頭部的模塊/區(qū)域繼續(xù)進(jìn)行低功耗優(yōu)化處理；若未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表為空，則結(jié)束低功耗處理。步驟112、輸出低功耗優(yōu)化之后的門(mén)級(jí)電路網(wǎng)表信息。網(wǎng)表的輸出有兩個(gè)途徑，一是直接輸出網(wǎng)表文件，然后利用片上系統(tǒng)(SoC)集成電路設(shè)計(jì)平臺(tái)的數(shù)據(jù)導(dǎo)入接口導(dǎo)入設(shè)計(jì)數(shù)據(jù)庫(kù)；另一個(gè)是利用SoC集成電路設(shè)計(jì)平臺(tái)數(shù)據(jù)庫(kù)的應(yīng)用程序接口(API)將優(yōu)化之后的網(wǎng)表直接寫(xiě)入數(shù)據(jù)庫(kù)。這樣就可以直接利用SoC集成電路設(shè)計(jì)平臺(tái)上的軟件工具執(zhí)行后續(xù)的物理規(guī)劃、布局、布線、以及后續(xù)驗(yàn)證等任務(wù)。本發(fā)明實(shí)施例對(duì)門(mén)級(jí)電路網(wǎng)表設(shè)計(jì)進(jìn)行優(yōu)化，在電路網(wǎng)表中插入和/或替換部分單元以支持MTCMOS、VTCM0S、電源門(mén)控、多電壓、以及動(dòng)態(tài)電壓和頻率縮放(DVFS)、電源門(mén)控等低功耗技術(shù)，在確保芯片系統(tǒng)電路性能的前提下使芯片系統(tǒng)的功耗最低?？傊陨纤鰞H為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種低功耗電路設(shè)計(jì)優(yōu)化方法，其特征在于，包括指定門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)、單元庫(kù)及器件模型信息的位置，并讀入所述信息進(jìn)行門(mén)級(jí)電路仿真，對(duì)門(mén)級(jí)電路進(jìn)行劃分，進(jìn)行電路分析和仿真結(jié)果分析，依據(jù)該分析結(jié)果，根據(jù)低功耗技術(shù)對(duì)電路進(jìn)行優(yōu)化處理。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括 再次進(jìn)行門(mén)級(jí)電路仿真，并將該仿真結(jié)果與原門(mén)級(jí)電路仿真結(jié)果進(jìn)行比較，確保原門(mén)級(jí)電路在低功耗優(yōu)化處理之后的門(mén)級(jí)電路中的對(duì)應(yīng)部分的仿真結(jié)果相同，進(jìn)行功耗評(píng)估后判斷是否接受優(yōu)化，并輸出低功耗優(yōu)化之后的門(mén)級(jí)電路網(wǎng)表信息。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述門(mén)級(jí)電路仿真的步驟具體包括 通過(guò)門(mén)級(jí)電路仿真工具讀入門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)和門(mén)級(jí)電路的基本單元庫(kù)信息，采用基于事件驅(qū)動(dòng)的仿真算法對(duì)電路進(jìn)行仿真，得到各個(gè)單元的工作時(shí)序、功耗、狀態(tài)及狀態(tài)轉(zhuǎn)換信息。
4.根據(jù)權(quán)利要求2或3所述的方法，其特征在于，所述對(duì)門(mén)級(jí)電路進(jìn)行劃分的步驟具體包括對(duì)門(mén)級(jí)電路按功能和層次關(guān)系進(jìn)行劃分，將所述門(mén)級(jí)電路劃分為至少一個(gè)未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域，構(gòu)建未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述電路分析和仿真結(jié)果分析的步驟具體包括從所述未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表頭部取出一個(gè)模塊/區(qū)域，對(duì)電路進(jìn)行關(guān)鍵信號(hào)流路徑分析以確定電路的關(guān)鍵路徑；分析門(mén)級(jí)電路仿真結(jié)果，得出阱電壓控制邏輯；并捕捉每個(gè)時(shí)鐘周期上升沿到來(lái)時(shí)，為同一寄存器重復(fù)裝載相同數(shù)據(jù)的情形；捕捉邏輯單元/模塊一段時(shí)間內(nèi)處于空閑狀態(tài)的情形，并分析進(jìn)入空閑狀態(tài)的條件和退出空閑狀態(tài)的條件；捕捉單元一段時(shí)間內(nèi)處于睡眠狀態(tài)的情形，并分析進(jìn)入睡眠狀態(tài)的條件和退出睡眠狀態(tài)的條件；對(duì)該單元各個(gè)輸入狀態(tài)下的功耗進(jìn)行比較以確定最低功耗對(duì)應(yīng)的輸入激勵(lì)。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述對(duì)電路進(jìn)行優(yōu)化處理的步驟具體包括利用所述阱電壓控制邏輯，將固定閾值MOS基本單元替換為變閾值工藝VTCMOS基本單元，并插入阱偏置電壓控制模塊；選用多閾值工藝MTCMOS基本單元替換固定閾值MOS基本單元，在所述關(guān)鍵路徑上采用低閾值器件以確保關(guān)鍵路徑的響應(yīng)速度；在分析得出的非關(guān)鍵路徑上用高閾值器件以降低非關(guān)鍵路徑上的靜態(tài)功耗；在所述寄存器相同數(shù)據(jù)反復(fù)重載區(qū)域的寄存器槽和時(shí)鐘網(wǎng)絡(luò)上插入門(mén)控電路； 插入睡眠狀態(tài)檢測(cè)電路并增加特定向量生成機(jī)制/電路，在電路處于睡眠狀態(tài)下，給電路輸入置成功耗最低的輸入向量。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述進(jìn)行功耗評(píng)估的步驟具體包括 確定功耗評(píng)估范圍，僅在網(wǎng)表修改過(guò)的部分進(jìn)行評(píng)估；獲取門(mén)級(jí)電路平均動(dòng)態(tài)功耗、平均靜態(tài)功耗、平均功耗，以及優(yōu)化區(qū)域的平均功耗。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述判斷是否接受優(yōu)化的步驟具體包括比較優(yōu)化之前模塊/區(qū)域內(nèi)的平均功耗和優(yōu)化之后所述模塊/區(qū)域內(nèi)的平均功耗，如果優(yōu)化之后該模塊/區(qū)域內(nèi)的平均功耗降低了，則接受該模塊/區(qū)域內(nèi)的低功耗優(yōu)化結(jié)果， 以新的門(mén)級(jí)網(wǎng)表替換原有模塊/區(qū)域內(nèi)的門(mén)級(jí)網(wǎng)表；否則保留原有模塊/區(qū)域內(nèi)的門(mén)級(jí)網(wǎng)表；將該經(jīng)過(guò)低功耗優(yōu)化處理過(guò)的模塊/區(qū)域從所述未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表中刪除。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述將該經(jīng)過(guò)低功耗優(yōu)化處理過(guò)的模塊/ 區(qū)域從所述未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表中刪除的步驟之后還包括判斷是否繼續(xù)進(jìn)行低功耗優(yōu)化，如果未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表非空，則對(duì)列表頭部的模塊/區(qū)域繼續(xù)進(jìn)行低功耗優(yōu)化處理；如果未進(jìn)行低功耗優(yōu)化的模塊/區(qū)域列表為空，則結(jié)束低功耗處理。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述輸出低功耗優(yōu)化之后的門(mén)級(jí)電路網(wǎng)表信息的方法包括直接輸出網(wǎng)表文件，并利用片上系統(tǒng)SoC集成電路設(shè)計(jì)平臺(tái)的數(shù)據(jù)導(dǎo)入接口導(dǎo)入設(shè)計(jì)數(shù)據(jù)庫(kù)；或利用SoC集成電路設(shè)計(jì)平臺(tái)數(shù)據(jù)庫(kù)的應(yīng)用程序接口 API將優(yōu)化之后的網(wǎng)表直接寫(xiě)入數(shù)據(jù)庫(kù)。
全文摘要
本發(fā)明公開(kāi)了一種低功耗電路設(shè)計(jì)優(yōu)化方法，屬于集成電路設(shè)計(jì)自動(dòng)化領(lǐng)域。所述方法包括指定門(mén)級(jí)電路網(wǎng)表、仿真激勵(lì)、單元庫(kù)及器件模型信息的位置，并讀入所述信息進(jìn)行門(mén)級(jí)電路仿真，對(duì)門(mén)級(jí)電路進(jìn)行劃分，進(jìn)行電路分析和仿真結(jié)果分析，依據(jù)該分析結(jié)果，根據(jù)低功耗技術(shù)對(duì)電路進(jìn)行優(yōu)化處理。本發(fā)明對(duì)門(mén)級(jí)電路網(wǎng)表設(shè)計(jì)進(jìn)行優(yōu)化，在電路網(wǎng)表中插入和/或替換部分單元以支持MTCMOS、VTCMOS、電源門(mén)控、多電壓、以及動(dòng)態(tài)電壓和頻率縮放(DVFS)、電源門(mén)控等低功耗技術(shù)，在確保芯片系統(tǒng)電路性能的前提下使芯片系統(tǒng)的功耗最低。
文檔編號(hào)G06F17/50GK102314525SQ201010214278
公開(kāi)日2012年1月11日 申請(qǐng)日期2010年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者葉甜春, 吳玉平, 陳嵐 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所