專利名稱：多處理器數(shù)據(jù)處理系統(tǒng)中的調(diào)試信令的制作方法
技術(shù)領(lǐng)域：
本公開大體上涉及數(shù)據(jù)處理，并且更具體地涉及多處理器數(shù)據(jù)處理系統(tǒng)中的調(diào)試
背景技術(shù)：
用于集成電路數(shù)據(jù)處理系統(tǒng)的某些應(yīng)用要求比平均水平更高的可靠性。例如，遙控自動駕駛儀、防抱死制動器、汽車安全氣袋、和其中故障可能導(dǎo)致傷害的其它系統(tǒng)是要求高度可靠的操作的系統(tǒng)的示例。存在許多方式改善可靠性。例如，在存儲器中，可以通過添加在主組件出現(xiàn)故障時接替的冗余組件來改善可靠性。在多處理器系統(tǒng)中，已經(jīng)通過以“步伐一致”的方式運行多個處理器來實現(xiàn)更好的可靠性。當兩個或更多處理器正在步伐一致地運行時，每個處理器同時地或在相互之間預(yù)定偏移內(nèi)(即在相互之間的預(yù)定數(shù)目的時鐘內(nèi))執(zhí)行相同的指令流。然而，當調(diào)試此類多處理器系統(tǒng)時會出現(xiàn)問題。例如，調(diào)試端口相對于多處理器系統(tǒng)內(nèi)的一個或多個處理器的處理器時鐘域的異步性質(zhì)可能會引起保持步伐一致方面的問題，因為一個處理器的動作在調(diào)試進入和退出命令的同步之后可能是不同的。也就是說，多處理器系統(tǒng)內(nèi)的另一處理器可能不會在相同的時鐘周期同步調(diào)試進入和退出命令，因此可能招致可見的調(diào)試模式進入或退出方面的延遲，從而導(dǎo)致失去步伐一致。


以示例的方式來圖示本發(fā)明，并且本發(fā)明不受到附圖的限制，在附圖中，相同的附圖標記指示類似的要素。圖中的要素是出于簡單和明了的目的而圖示的，并且不一定按比例繪制。圖1以框圖的形式圖示根據(jù)實施例的多處理器系統(tǒng)。圖2以框圖的形式圖示根據(jù)實施例的圖1的多處理器系統(tǒng)內(nèi)的處理器的調(diào)試控制的一部分。圖3以圖表的形式圖示根據(jù)實施例的圖2的調(diào)試控制的調(diào)試命令寄存器。圖4以表格的形式圖示根據(jù)實施例的圖3的調(diào)試命令寄存器的各種字段的說明。圖5以圖表方式圖示根據(jù)實施例的圖2的調(diào)試控制的調(diào)試控制寄存器。圖6以表格的形式圖示根據(jù)實施例的圖5的調(diào)試控制寄存器的字段的說明。圖7圖示根據(jù)非步伐一致模式下的調(diào)試進入信令的一個示例的圖1或圖2的各種信號的時序圖。圖8圖示根據(jù)步伐一致模式下的調(diào)試進入信令的一個示例的圖1或圖2的各種信號的時序圖。圖9圖示根據(jù)步伐一致模式下的調(diào)試進入信令的另一示例的圖1或圖2的各種信號的時序圖。圖10圖示根據(jù)非步伐一致模式下的調(diào)試退出信令的一個示例的圖1或圖2的各種信號的時序圖。圖11圖示根據(jù)步伐信號的時序圖。圖12圖示根據(jù)步伐信號的時序圖。
具體實施例方式通常，提供其中多個處理器、核或中央處理單元(CPU)以諸如步伐一致的同步方式來操作的多處理器數(shù)據(jù)處理系統(tǒng)。然而，由于調(diào)試活動的異步性質(zhì)，諸如進入調(diào)試模式和從調(diào)試模式退出，可能失去步伐一致性。例如，當步伐一致地運行一對處理器時，在每個處理器中使用同步電路以保證異步輸入相對于處理器的時鐘是同步的。然而，由于在此類同步電路內(nèi)可能發(fā)生的可能亞穩(wěn)定性，兩個處理器中的每一個中的同步電路的同步輸出實際上可能不同，導(dǎo)致在使用與處理器時鐘異步地操作的調(diào)試控制接口來執(zhí)行調(diào)試操作時失去步伐一致。在這種情況下，調(diào)試程序需要解決此步伐一致的失去，并嘗試重新同步。因此， 在一個實施例中，使用諸如步伐一致調(diào)試接口的交叉信令接口來迫使進入和退出調(diào)試模式在處理器之間是協(xié)調(diào)的(例如，以保證兩個處理器同時或相互之間在預(yù)定數(shù)目的時鐘周期內(nèi)進入或退出調(diào)試模式)。在一個實施例中，交叉信令保證處理器將通過有條件地延遲一個處理器中的調(diào)試進入和退出，直至另一處理器已看到同一請求來保持步伐一致。在包括不止兩個處理器的系統(tǒng)中，可以使用交叉信令來有條件地延遲一個處理器中的調(diào)試進入和退出，直至所有其它處理器已看到相同的請求為止。并且，在一個實施例中，基于處理器實際上是否在步伐一致模式下操作來有條件地使用交叉信令接口。本文所使用的術(shù)語“總線”用來指示可以用來傳輸一個或多個各種形式的信息 (諸如數(shù)據(jù)、地址、控制或狀態(tài))的多個信號或?qū)w。本文所討論的導(dǎo)體可以被圖示或描述為單個導(dǎo)體、多個導(dǎo)體、單向?qū)w、或雙向?qū)w。然而，不同的實施例可以改變導(dǎo)體的實施方式。例如，可以使用單獨的單向?qū)w而不是雙向?qū)w，反之亦然。并且，可以用連續(xù)地或以時間復(fù)用方式傳輸多個信號的單個導(dǎo)體來替換多個導(dǎo)體。同樣地，可以將載送多個信號的單個導(dǎo)體分離成載送這些信號的子集的多個不同導(dǎo)體。因此，存在用于傳輸信號的許多選擇。當分別涉及信號、狀態(tài)位、或類似設(shè)備到其邏輯真或邏輯假狀態(tài)的呈現(xiàn)時，本文使用術(shù)語“斷言”或“置位”和“否定”(或“取消斷言”或“清除”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)是邏輯電平0。并且，如果邏輯真狀態(tài)是邏輯電平0，則邏輯假狀態(tài)是邏輯電平1。本文所述的每個信號可以被設(shè)計為正或負邏輯，其中，能夠由在信號名稱之上的橫號或信號名之后的字母“B”來指示負邏輯。在負邏輯信號的情況下，信號是低電平有效， 其中，邏輯真狀態(tài)對應(yīng)于邏輯電平0。在正邏輯信號的情況下，信號是高電平有效，其中，邏輯真狀態(tài)對應(yīng)于邏輯電平1。請注意，可以將本文所述的任何信號設(shè)計為負或正邏輯信號。 因此，在替換實施例中，可以將被描述為正邏輯信號的那些信號實現(xiàn)為負邏輯信號，并且可以將被描述為負邏輯信號的那些信號實現(xiàn)為正邏輯信號。圖1以框圖形式圖示根據(jù)實施例的數(shù)據(jù)處理系統(tǒng)10的簡化視圖。系統(tǒng)10包括處
一致模式下的調(diào)試退出信令的一個示例的圖ι或圖2的各種一致模式下的調(diào)試退出信令的另一示例的圖1或圖2的各種理器12、處理器14、其它模塊22、系統(tǒng)互連24、以及調(diào)試接口 20。處理器12包括調(diào)試控制 16、步伐一致模式啟用機構(gòu)32、程序計數(shù)器15、以及處理器控制邏輯38。步伐一致模式啟用機構(gòu)32、程序計數(shù)器15、以及處理器控制邏輯38中的每一個被耦合到調(diào)試控制16。步伐一致模式啟用機構(gòu)32向調(diào)試控制16提供步伐一致模式指示符42，并且處理器控制邏輯 38經(jīng)由信號40與調(diào)試控制16通信。處理器14包括調(diào)試控制18、步伐一致模式啟用機構(gòu) 34、程序計數(shù)器17、以及處理器控制邏輯39。步伐一致模式啟用機構(gòu)34、程序計數(shù)器17、以及處理器控制邏輯39中的每一個被耦合到調(diào)試控制18。步伐一致模式啟用機構(gòu)34向調(diào)試控制18提供步伐一致模式指示符36，并且處理器控制邏輯39經(jīng)由信號41與調(diào)試控制18 通信。在所示實施例中，處理器12和14是基本上相同的，并且可以是任何類型的處理器， 諸如，例如通用處理器、數(shù)字信號處理器(DSP)等。在其它實施例中，處理器12和14可以相互不同。例如，處理器12可以是通用處理器且處理器14可以是DSP。并且，即使僅示出了兩個處理器，本領(lǐng)域的技術(shù)人員也將認識到所述實施例還可適用于具有不止兩個處理器的系統(tǒng)。另外，在其它實施例中，處理器12和14可以包括與所描繪的不同的邏輯塊，或者可以存在圖1未示出的附加邏輯塊。例如，處理器12和14中的每一個可以包括一個或多個執(zhí)行單元、指令獲取(fetch)單元、指令解碼單元、總線接口單元等，其可以全部被耦合到相應(yīng)處理器的處理器控制邏輯。因此，處理控制邏輯38和39能夠分別控制處理器12和 14的操作。處理器12和14的操作在本領(lǐng)域中是已知的，因此將僅在描述本發(fā)明的實施例所需的程度上進行討論。處理器12和14及其它模塊22 (如果有的話)被雙向地耦合到系統(tǒng)互連24。請注意，可以存在圖1中未示出的被耦合到系統(tǒng)互連M的附加功能塊。在一個實施例中，可以將系統(tǒng)互連M表征為包括被耦合到系統(tǒng)的每個塊的多個導(dǎo)體的總線。在另一實施例中，系統(tǒng)互連M可以是允許系統(tǒng)塊之間的同時通信的常規(guī)“交叉開關(guān)(cross bar)”型總線。在另一實施例中，系統(tǒng)互連M可以是高級高性能總線(AHB)。AHB是在由ARM有限公司發(fā)布的AMBA規(guī)范版本2中介紹的總線協(xié)議。在另一實施例中，系統(tǒng)互連M可以是另一類型的系統(tǒng)互連系統(tǒng)。系統(tǒng)10包括在處理器12中的調(diào)試控制16與處理器14中的調(diào)試控制18之間的步伐一致調(diào)試接口 30。在一個實施例中，步伐一致調(diào)試接口 30包括以下信號從調(diào)試控制 16提供給調(diào)試控制18的同步調(diào)試進入請求25、從調(diào)試控制16提供給調(diào)試控制18的同步調(diào)試退出命令沈、從調(diào)試控制18提供給調(diào)試控制16的同步調(diào)試進入請求27、以及從調(diào)試控制18提供給調(diào)試控制16的同步調(diào)試退出命令28。請注意，在調(diào)試控制16和18之間可以存在附加信號。調(diào)試接口 20在調(diào)試控制16和18與外部調(diào)試程序(未示出)之間對接。 例如，在一個實施例中，調(diào)試接口 20可以是JTAG端口、或至少其一部分。調(diào)試接口 20可以在外部調(diào)試程序與位于系統(tǒng)10的各處理器中的調(diào)試控制之間傳送調(diào)試命令和結(jié)果。在操作中，處理器12和14使用同一處理器時鐘、PCLK 54(圖1中未示出)來操作，并且能夠相互步伐一致地操作。在一個實施例中，可以斷言在處理器12和14中的每一個中的步伐一致模式啟用機構(gòu)，以啟用步伐一致模式。在一個實施例中，響應(yīng)于由系統(tǒng)10 內(nèi)的電路(在處理器12和14內(nèi)部或外部)(未示出)提供的系統(tǒng)信號來啟用步伐一致模式。在替換實施例中，處理器12和14可以始終步伐一致地操作。當處理器12和14步伐一致地運行時，每個處理器同時地或相互之間在預(yù)定偏移內(nèi)(即，相互之間在預(yù)定數(shù)目的時鐘內(nèi))執(zhí)行相同的指令流。例如，在一個實施例中，當步伐一致地運行時，處理器14中的相同指令的執(zhí)行與處理器12中的相同指令的執(zhí)行相比偏移十個PCLK或更少的周期。并且，當處理器12和14在步伐一致模式下運行時(即使在調(diào)試模式下)，每個處理器同時更新其相應(yīng)的程序計數(shù)器(分別為程序計數(shù)器15和程序計數(shù)器17)。當步伐一致地運行時，可以經(jīng)由調(diào)試接口 20從外部調(diào)試程序向調(diào)試控制16和18 提供調(diào)試命令。響應(yīng)于這些調(diào)試命令，處理器12和處理器14中的每一個可以進入調(diào)試模式。然而，為了保持步伐一致地運行，處理器12和處理器14應(yīng)同時或相互之間在預(yù)定數(shù)目的時鐘內(nèi)進入調(diào)試模式。在某些實施例中，調(diào)試接口 20使用諸如TCLK 56的時鐘進行操作， 其相對于處理器12和14所使用的時鐘是異步的，并且還可以具有不同的頻率，諸如在一個實施例中的低得多的頻率。因此，在一個實施例中，當需要進入調(diào)試模式時，每個處理器等待直至其已看到調(diào)試命令，并準備好進入調(diào)試模式，并且另一處理器已看到同一調(diào)試命令， 并且也準備好進入調(diào)試模式。因此，在一個實施例中，當處理器準備好進入調(diào)試模式時，該處理器的調(diào)試控制斷言同步調(diào)試進入請求信號，使得另一處理器可以知道其準備好進入調(diào)試模式的時間。以這種方式，處理器將等待進入調(diào)試模式，直至另一處理器也準備好這樣做。類似的討論適用于退出調(diào)試模式，其中，當處理器將退出調(diào)試模式時，該處理器的調(diào)試模式斷言同步調(diào)試退出命令，使得另一處理器可以知道該處理器準備好退出調(diào)試模式的時間。下面將參考圖2 12來描述操作的其它細節(jié)。圖2以框圖形式圖示調(diào)試控制16的一部分。調(diào)試控制16包括控制電路43、同步電路48、調(diào)試控制寄存器44、以及調(diào)試命令寄存器46?？刂齐娐?3接收來自處理器14的步伐一致模式指示符42、程序計數(shù)器15、PCLK 54、同步調(diào)試進入請求27 ；來自處理器14的同步調(diào)試退出命令觀；以及來自同步電路48的同步輸出52。請注意，同步輸出52可以包括同步DR 51和同步GO 53?？刂齐娐?3還經(jīng)由信號40與處理器控制邏輯38通信。同步電路48接收PCLK 54并向控制電路43提供同步輸出52。調(diào)試控制寄存器44和調(diào)試命令寄存器46與調(diào)試接口 20通信并向同步電路48提供異步輸入50。調(diào)試電路58包括調(diào)試控制寄存器44和調(diào)試命令寄存器46并接收測試時鐘(TCLK) 56.因此，請注意調(diào)試電路58根據(jù)可以相對于PCLK 54異步的TCLK 56進行操作。因此，異步輸入50可以相對于PCLK 54 是異步的。然而，可替換地，TCLK 56可以相對于PCLK M是同步的。并且，從調(diào)試接口 20 進入的輸入可以與PCLK M異步。因此，請注意，調(diào)試電路的第一部分(諸如調(diào)試電路58) 能夠使用第一時鐘(諸如TCLK 56)進行操作，而調(diào)試電路的第二部分(諸如同步電路48 和控制電路43)能夠使用與第一時鐘異步的第二時鐘(諸如PCLK 54)進行操作。在參考圖3 6討論調(diào)試控制寄存器44和調(diào)試命令寄存器46之后，將更詳細地描述圖2的操作。圖3圖示根據(jù)本發(fā)明的實施例的調(diào)試命令寄存器46。調(diào)試命令寄存器46包括用于存儲讀/寫命令位的R/W字段60、用于存儲go命令位的GO字段62、用于存儲退出命令位的EX字段64、以及用于存儲寄存器選擇指示符的RS字段66。圖4圖示描述調(diào)試命令寄存器46中的每個字段的操作的表格。讀/寫命令位指定數(shù)據(jù)傳輸?shù)姆较颉＠?，當R/W 60 被清除至邏輯電平0時，與該命令相關(guān)聯(lián)的數(shù)據(jù)被寫入由RS 66指定的寄存器，并且當其被置位為邏輯電平1時，讀取包含在由RS 66指定的寄存器中的數(shù)據(jù)。當GO 62被清除至邏輯電平0時，不采取行動。當GO 62被置位為邏輯電平1時，執(zhí)行指令寄存器(IR)(在處理器 12內(nèi))中的指令。為了執(zhí)行該指令，處理器12離開調(diào)試模式并執(zhí)行該指令。如果EX 64被清除至邏輯電平0，則處理器12在執(zhí)行指令之后立即返回調(diào)試模式。如果EX 64被置位為邏輯電平1，且未斷言其它調(diào)試請求源，則處理器12繼續(xù)進行正常操作。因此，如果EX 64 被置位為邏輯電平1，則處理器12將離開調(diào)試模式并重新開始正常操作直至生成另一調(diào)試請求。圖5圖示根據(jù)本發(fā)明的一個實施例的調(diào)試控制寄存器44。調(diào)試控制寄存器44包括用于存儲調(diào)試請求控制位的DR字段70。圖6圖示描述DR 70的操作的表格。DR 70用來無條件地請求處理器12輸入調(diào)試模式。因此，當DR 70被清除至邏輯電平0時，不進行調(diào)試模式請求，并且當其被置位為邏輯電平1時，處理器12將在下一個指令邊界處進入調(diào)試模式O請注意，可以使用一個或多個寄存器來實現(xiàn)調(diào)試命令寄存器46和調(diào)試控制寄存器44，每個寄存器具有任何數(shù)目的字段，每個字段具有任何數(shù)目的位并被以任何方式來進行組織。因此，返回參考圖2，響應(yīng)于例如來自外部調(diào)試程序的命令，調(diào)試接口 20可以置位或者清除寄存器44和46的字段以生成進入調(diào)試模式的請求或使得從調(diào)試模式退出。由于調(diào)試電路58根據(jù)TCLK 56進行操作，所以響應(yīng)于來自調(diào)試接口 20的命令，根據(jù)TCLK 56(例如，響應(yīng)于TCLK 56的上升或下降沿)來更新寄存器44和46的字段。同步電路48從寄存器44和46接收異步輸入50。例如，當DR 70或GO 62被置位或清除，其作為輸入被同步電路48接收。由于這些位被與TCLK56同步地置位或清除，所以其可以相對于PCLK M異步。 根據(jù)PCLK M操作的同步電路48使DR 70和GO 62與PCLK M同步，以產(chǎn)生DR 70的同步型式，即同步DR 51、以及GO 62的同步型式，即同步GO 53，其每個被同步(即同步化)至 PCLK 54。因此，同步電路48進行操作以使從調(diào)試電路58接收到的異步輸入50同步以向控制電路43提供相應(yīng)的同步輸出52 (其中，同步DR 51和同步GO 53可以被包括在同步輸出52中)。使用這些同步輸出，控制電路43能夠適當?shù)鼐嫣幚砥?4其被同步且準備好采取適當行動(諸如退出或進入調(diào)試模式)。例如，響應(yīng)于用于進入調(diào)試模式的DR 70的斷言，同步電路48向控制電路43提供同步DR 51。在這里，可以認為處理器12準備好進入調(diào)試模式。因此，控制電路43響應(yīng)于同步DR 51的斷言，能夠向處理器14的調(diào)試控制18提供同步調(diào)試進入請求25，以向調(diào)試控制18指示處理器12準備好進入調(diào)試模式。然而，處理器12在接收到來自處理器14的調(diào)試控制18的斷言的同步調(diào)試進入請求27之前將不會進入調(diào)試模式，其中，所述斷言的同步調(diào)試進入請求27指示處理器14也接收到進入調(diào)試模式的請求(諸如經(jīng)由其相應(yīng)調(diào)試控制寄存器的位中的DR位的斷言)，并且也響應(yīng)于此準備好進入調(diào)試模式。因此，處理器12在處理器14也準備好進入調(diào)試模式之前將不會進入調(diào)試模式，并且反之亦然。以這種方式，兩個處理器能夠以步伐一致的方式、即同時地進入調(diào)試模式。處理器14同樣地在處理器12警告處理器14其準備好進入調(diào)試模式且處理器14本身也準備好進入調(diào)試模式之前將不會進入調(diào)試模式。類似的操作適用于退出調(diào)試模式。例如，響應(yīng)于用于退出調(diào)試模式的GO 62的斷言，同步電路48向控制電路43提供同步GO 53。在這里，可以認為處理器12準備好退出調(diào)試模式。因此，控制電路43響應(yīng)于同步GO 53的斷言能夠向調(diào)試控制18或處理器14提供同步調(diào)試退出命令26，以向調(diào)試控制18指示處理器12準備好退出調(diào)試模式。然而，處理器12在接收到來自處理器14的調(diào)試控制18的斷言的同步調(diào)試退出命令觀之前將不會退出調(diào)試模式，其中，所述斷言的同步調(diào)試退出命令觀指示處理器14也接收到退出調(diào)試模式的命令(諸如經(jīng)由其相應(yīng)調(diào)試命令寄存器的位中的GO位的斷言)并且也響應(yīng)于此準備好退出調(diào)試模式。因此，處理器12在處理器14也準備好退出調(diào)試模式之前將不會退出調(diào)試模式，并且反之亦然。以這種方式，兩個處理器能夠以步伐一致的方式、即同時地退出調(diào)試模式。處理器14同樣地在處理器12警告處理器14其準備好退出調(diào)試模式且處理器14本身也準備好退出調(diào)試模式之前將不會退出調(diào)試模式。在一個實施例中，一旦處理器12和處理器14處于調(diào)試模式，則可以使用兩個處理器中的TCLK 56時鐘來執(zhí)行由外部調(diào)試程序經(jīng)由調(diào)試接口 20請求的后續(xù)操作，使得在處理器12與處理器14之間不要求那些操作的同步和事件的后續(xù)握手，因此使通信簡化。在替換實施例中，在兩個處理器中可以使用處理器時鐘PCLK M來執(zhí)行所請求的操作，或者可以將PCLK 54切換到與調(diào)試控制16內(nèi)的控制58同步的替換時鐘，因此避免對控制信令的進一步同步的任何需要。在某些實施例中，調(diào)試或測試時鐘與正常處理器時鐘之間的此時鐘切換可以允許很大程度的信令簡化。請注意，在一個實施例中，同步調(diào)試進入請求25是同步DR 51的延遲型式(例如由于通過組合或順序邏輯的傳播而導(dǎo)致被延遲)。也就是說，同步調(diào)試進入請求25可以是與同步DR 51相同的信號，僅僅被延遲PCLK M的一個或多個時鐘周期。也就是說，響應(yīng)于同一事件，同步DR 51和同步調(diào)試進入請求信號25兩者被斷言(即，響應(yīng)于同步電路48 對經(jīng)由調(diào)試電路58接收到的用于進入調(diào)試模式的請求進行同步，兩者被斷言)。對于同步調(diào)試退出命令沈而言相同的可能是如下的情況，即，其可以僅僅是同步GO 53的同步型式。 也就是說，響應(yīng)于同一事件，同步GO 53和同步調(diào)試退出請求信號沈兩者被斷言(S卩，響應(yīng)于同步電路48對經(jīng)由調(diào)試電路58接收到的用于退出調(diào)試模式的命令進行同步，兩者被斷
曰)°并且，請注意，由同步電路48輸出的同步DR 51的任何部分或同步調(diào)試進入請求 25的任何部分可以被用作確定處理器12進入調(diào)試模式的時間的同步調(diào)試進入請求信號。 例如，在一個實施例中，處理器12將等待進入調(diào)試模式，直至從處理器14接收到同步調(diào)試進入請求27和的同步DR 51兩者都被斷言。在替換實施例中，處理器12將等待進入調(diào)試模式，直至從處理器14接收到的同步調(diào)試進入請求信號27和同步調(diào)試進入25兩者都被斷言。因此，由于響應(yīng)于同一事件，同步DR 52和同步調(diào)試進入請求25兩者被斷言，如上所述， 所以請注意可以使用同步DR 51或同步調(diào)試進入請求25作為被處理器12用來確定進入調(diào)試模式的時間的同步調(diào)試進入請求信號。同樣地，對于替換實施例而言，由同步電路48輸出的同步GO 53的任何部分或同步調(diào)試退出命令沈的任何部分可以被用作確定處理器12 退出調(diào)試模式的時間的同步調(diào)試退出命令信號。仍參考圖2，請注意，可以使用任何類型的已知同步電路來使輸入50同步至PCLK M。例如，在一個實施例中，對于每個輸入和相應(yīng)輸出而言，同步電路可以包括由PCLK 54 作為時鐘的許多串聯(lián)連接D型觸發(fā)器?？梢栽诘谝淮?lián)連接觸發(fā)器的數(shù)據(jù)輸入端處提供異步輸入，并且可以在最后一個串聯(lián)連接觸發(fā)器的數(shù)據(jù)輸出端處提供相應(yīng)的同步輸出，其中， 然后將使數(shù)據(jù)輸出相對于PCLK M同步。例如，在一個實施例中，可以向串聯(lián)連接的一系列的三個D型觸發(fā)器提供DR 70和GO 62中的每一個，其中，分別地，該系列中的第一觸發(fā)器的數(shù)據(jù)輸入端接收DR 70或GO 62，且該系列中的第三和最后一個觸發(fā)器的數(shù)據(jù)輸出端提供同步DR 51或同步GO 53?？商鎿Q地，可以使用任何數(shù)目的觸發(fā)器，或者可以使用其它類型的同步電路。在一個實施例中，調(diào)試控制電路18與調(diào)試控制電路16相同，并且包括控制電路、 同步電路、調(diào)試控制寄存器、以及被以相同的方式耦合且以與在調(diào)試控制電路16中相同的方式操作的調(diào)試命令寄存器。因此，在本實施例中，上文相對于調(diào)試控制電路16和處理器 12提供的相同說明也同樣地適用于調(diào)試控制電路18和處理器14。經(jīng)由調(diào)試接口 20同樣可以對調(diào)試控制電路18的調(diào)試控制寄存器的DR位和調(diào)試命令寄存器的GO位進行斷言或者否定。對于某些實施例而言，可以將使處理器12進入調(diào)試模式(例如通過斷言處理器12中的DR 50)的第一請求視為與作為第二請求的用于進入調(diào)試模式的請求相同的請求，其中， 所述第二請求使處理器14進入調(diào)試模式(例如，通過斷言處理器14中的DR位)。然而，替換實施例可以替代地將到多個處理器的此類請求視為多個不同的請求，因為涉及多個處理器。類似于處理器12，處理器14將不會進入或退出調(diào)試模式，直至其準備好這樣做(由其同步DR或同步GO信號的斷言來指示)，并且其從處理器12分別接收到斷言的同步調(diào)試進入請求27或同步調(diào)試退出命令28。在一個實施例中，處理器12和14兩者根據(jù)同一處理器時鐘(諸如PCLK 54)進行操作，其中，每個處理器12和14的調(diào)試電路的異步部分根據(jù)同一測試時鐘(諸如TCLK 56)進行操作。然而，在替換實施例中，可以將第三時鐘用于處理器14，使得處理器14可以根據(jù)其自己的處理器時鐘進行操作，所述其自己的處理器時鐘可以與處理器12所使用的PCLKM相同，但是也可以不同。在一個實施例中，即使可以由調(diào)試接口 20同時將每個處理器的相應(yīng)調(diào)試控制電路的DR或GO位置位或清除，也有可能不能同時地提供來自處理器12的同步電路48的同步輸出和來自處理器14的同步電路的同步輸出。即使處理器12和14的同步電路是相同的， 基于各種因素，其中的一個可以花費一個周期或更長時間來使輸入同步以提供同步輸出。 如果每個處理器將簡單地依賴于其各自的同步電路的輸出來進入或退出調(diào)試模式，而不從另一處理器接收關(guān)于其是否準備好進入或退出調(diào)試模式的任何指示，則可能的是，兩個處理器可能由于同步時間的差而相差一個周期或更多地進入或退出調(diào)試模式，因此導(dǎo)致步伐一致性的喪失。因此，通過包括步伐一致調(diào)試接口 30并使用這些信號來將進入調(diào)試模式或從調(diào)試模式退出延遲，直至系統(tǒng)中的其他步伐一致處理器準備好做相同的事，如上所述，才能夠防止步伐一致性的喪失。在替換實施例中，其中，在每個處理器中使用不同類型的同步電路，如上所述的步伐一致調(diào)試接口的使用也可以幫助防止步伐一致的喪失。并且，在一個實施例中，如由每個處理器的相應(yīng)的步伐一致模式啟用指示符向每個處理器的調(diào)試控制電路所指示的，僅在處理器12和14在步伐一致模式下操作時，使用步伐一致調(diào)試接口 30，或者將進入調(diào)試模式或從調(diào)試模式退出延遲。請注意，在某些實施例中，當在步伐一致模式下操作時，處理器12和14在兩個處理器之間有延遲(預(yù)定時鐘偏移)的情況下進行操作，并且操作可能不在同一時鐘周期上發(fā)生。除此之外，當步伐一致模式未被啟用時，每個處理器能夠在相應(yīng)控制電路從相應(yīng)同步電路接收到同步DR或GO命令時進入或退出調(diào)試模式。也就是說，當處理器12和14未在步伐一致模式下操作時，則其在其中處理器12和14充當單獨、獨立處理器的獨立模式下操作。下面將參考圖7 12的時序圖來進一步討論系統(tǒng)10的操作。然而，相同的描述還可以適用于系統(tǒng)10內(nèi)的任何處理器。在每個時序圖中，提供PCLK56作為頭
兩個信號。(并且，請注意，用于程序計數(shù)器15和程序計數(shù)器17的、在圖7 12中的每一個中使用的程序計數(shù)器值采取十六進制格式。)圖7圖示用于在步伐一致操作被禁用的情況下用于進入調(diào)試模式的示例性時序。 因此，圖7中的最后一個信號，S卩，步伐一致模式被否定。在本示例中，由DR 70的斷言來請求進入調(diào)試模式(其中，還可以同時地對處理器14的DR位進行斷言)。如箭頭81所示， DR 70的斷言響應(yīng)于TCLK 56的上升沿在周期1期間發(fā)生。在這里，DR 70相對于PCLK 54 是異步的。然后使DR 70同步至PCLK 54(通過同步電路48)，如箭頭82所示，導(dǎo)致在周期 3中的同步DR 51。如箭頭83所示，控制電路43響應(yīng)于同步DR 51的斷言，稍后在周期3 中對同步調(diào)試進入請求25 (其從調(diào)試控制16輸出)斷言。并且，如箭頭84所示，響應(yīng)于同步DR 51的斷言，處理器12在周期4中進入調(diào)試模式。(請注意當調(diào)試模式信號處于邏輯電平1時，處理器12處于調(diào)試模式，并且當其處于邏輯電平0時，處理器12不處于調(diào)試模式。)如上所述，由于PCLK討與1化1( 56之間的關(guān)系不是固定的，所以在處理器12和14 中DR的同步型式(同步DR)可能不同。因此，即使可以與DR 70同時地置位處理器14的 DR位，處理器14的同步DR在周期4之前也可能未被處理器14的同步電路輸出，如箭頭85 所示，其中，周期4比在處理器12中提供同步DR 51的時間遲一個周期。稍后在周期4中， 如箭頭86所示，處理器14的控制電路斷言同步調(diào)試進入請求27 (在調(diào)試控制18的輸出端處)。并且，響應(yīng)于周期4中的同步DR的斷言，處理器14在周期5中進入調(diào)試模式，如箭頭87所指示的。因此，請注意在本示例中，處理器14比處理器12遲一個周期地進入調(diào)試模式。然而，由于步伐一致模式未被啟用，所以調(diào)試控制16的輸入端處的接口信號(同步調(diào)試進入請求27)和調(diào)試控制18的輸入端處的接口信號(同步調(diào)試進入請求2 被忽視， 因此不通過處理器有條件地進入調(diào)試模式。因此，每個處理器的程序計數(shù)器在處于調(diào)試模式時以不同的值結(jié)束(如在周期6和7中看到的)，并因此處理器12和14此時不同步。圖8圖示用于在步伐一致操作被啟用的情況下進入調(diào)試模式的示例性時序。因此，圖8中的最后一個信號，即，步伐一致模式被斷言。在本示例中，由DR 70的斷言來請求進入調(diào)試模式(其中，還可以同時地斷言處理器14的DR位)。如箭頭91所示，DR 70的斷言響應(yīng)于TCLK 56的上升沿在周期1期間發(fā)生。在這里，DR 70相對于PCLK 54是異步的。然后使DR 70同步至PCLK 54 (通過同步電路48)，導(dǎo)致在周期3中得到同步DR 51，如箭頭92所示。如箭頭93所示，控制電路43響應(yīng)于同步DR 51的斷言，稍后在周期3中對同步調(diào)試進入請求25 (其為來自調(diào)試控制16的輸出)斷言。如箭頭94所示，同步調(diào)試進入請求25的此斷言然后傳播至調(diào)試控制18的輸入端。如上所述，由于PCLK M與TCLK 56 之間的關(guān)系不是固定的，所以在處理器12和14中DR的同步型式(同步DR)可能不同。因此，即使可以與DR70同時地置位處理器14的DR位，處理器14的同步DR在周期4之前也可能未被處理器14的同步電路輸出，如箭頭95所示，其中，周期4比在處理器12中提供同步DR 51的時間遲一個周期。稍后在周期4中，如箭頭96所示，處理器14的控制電路對同步調(diào)試進入請求27斷言(在調(diào)試控制18的輸出端處)。如箭頭97所示，同步調(diào)試進入請求27的此斷言然后傳播至調(diào)試控制16的輸入端。與在其中處理器12響應(yīng)于同步DR 51的斷言，在周期4中進入調(diào)試模式的圖7中不同，處理器12延遲對調(diào)試模式的進入，直至發(fā)生同步DR 51的斷言，且接收到同步調(diào)試進入請求27的斷言，如箭頭98所指示的。因此，處理器12延遲對調(diào)試模式的進入直至周期 5，而不是如在圖7中所作地在周期4中進入。同樣地，如箭頭99所示，處理器14在同步DR 的斷言發(fā)生且接收到同步調(diào)試進入請求25的斷言時進入調(diào)試模式。因此，處理器14也在周期5中進入調(diào)試模式。因此，兩個處理器保持同步而不喪失步伐一致。因此，通過使用同步調(diào)試進入請求信號，能夠保持步伐一致。與圖7中的示例相反，如在周期5 7中所示， 用于處理器12和處理器14的程序計數(shù)器值在處于調(diào)試模式的同時是相同的值。圖9圖示用于在步伐一致操作被啟用的情況下進入調(diào)試模式的另一示例性時序。 因此，圖9中的最后一個信號，S卩，步伐一致模式被斷言。在本示例中，由DR 70的斷言來請求進入調(diào)試模式(其中，還可以同時地對處理器14的DR位斷言)。如箭頭101所示，DR 70 的斷言響應(yīng)于TCLK 56的上升沿在周期1期間發(fā)生。在這里，DR 70相對于PCLK M是異步的。然后使DR 70同步至PCLK 54 (通過同步電路48)，導(dǎo)致在周期3中得到同步DR 51， 如箭頭105所示。如箭頭106所示，控制電路43響應(yīng)于同步DR 51的斷言稍后在周期3中對同步調(diào)試進入請求25 (其為來自調(diào)試控制16的輸出)斷言。如箭頭103所示，同步調(diào)試進入請求25的此斷言然后傳播至調(diào)試控制18的輸入端。如上所述，由于PCLK 54與TCLK 56之間的關(guān)系不是固定的，所以在處理器12和14中DR(同步DR)的同步型式可能不同。 然而，在圖9中，如箭頭102所示，同樣由處理器14的同步電路在周期4中輸出處理器14 的同步DR。稍后在周期3中，如箭頭109所示，處理器14的控制電路對同步調(diào)試進入請求 27斷言(在調(diào)試控制18的輸出端處)。如箭頭104所示，同步調(diào)試進入請求27的此斷言然后傳播至調(diào)試控制16的輸入端。仍參考圖9，如箭頭107所示，當在調(diào)試控制16的輸出端處對同步調(diào)試進入請求 25斷言，并由調(diào)試控制16接收到斷言的同步調(diào)試進入請求27時，處理器12進入調(diào)試模式。同樣地，如箭頭108所示，當在調(diào)試控制18的輸出端處對同步調(diào)試進入請求27斷言， 并由調(diào)試控制18接收到斷言的同步調(diào)試進入請求25時，處理器14進入調(diào)試模式。因此， 在本示例中，作為除了從另一處理器接收到用于進入調(diào)試模式的斷言的同步調(diào)試進入請求之外還等待同步DR被斷言的替代，每個處理器除了從另一處理器接收到斷言的同步調(diào)試進入請求之外還進行等待，直至其對將被提供給另一處理器的其的同步調(diào)試進入請求進行斷言。因此，兩個處理器在本示例中也保持同步而不失去步伐一致。因此，通過使用同步調(diào)試進入請求信號，能夠保持步伐一致。圖10圖示用于在步伐一致操作被禁用的情況下退出調(diào)試模式的示例性時序。因此，圖10中的最后一個信號，即，步伐一致模式被否定。在本示例中，由GO 62的斷言來請求從調(diào)試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭111所示，響應(yīng)于TCLK 56的上升沿在周期1期間發(fā)生GO 62的斷言。在這里，GO 62相對于PCLKM是異步的。GO 62然后被同步至PCLK 54 (通過同步電路48)，導(dǎo)致在周期3中得到同步GO 53， 如箭頭112所示。如箭頭113所示，控制電路43響應(yīng)于同步GO 53的斷言稍后在周期3中對同步調(diào)試退出命令26斷言(其從調(diào)試控制16被輸出)。并且，響應(yīng)于同步GO 53的斷言，處理器12在周期4中退出調(diào)試模式，如箭頭114所示，并且開始指令處理，如程序計數(shù)器值2000、2004等的序列能夠看到的。如上所述，由于PCLK M與TCLK 56之間的關(guān)系是不固定的，在處理器12和14中GO的同步型式(同步GO)可以不同。因此，即使可以與G062 同時地置位處理器14的GO位，處理器14的同步GO在周期4之前也可能未被處理器14的同步電路輸出，如箭頭115所示，其中，周期4比在處理器12中提供同步GO 53的時間遲一個周期。稍后在周期4中，如箭頭116所示，處理器14的控制電路對同步調(diào)試退出命令觀斷言(在調(diào)試控制18的輸出端處)。并且，響應(yīng)于周期4中的同步GO的斷言，處理器14在周期5中進入調(diào)試模式，如箭頭117所指示的。因此，請注意在本示例中，處理器14比處理器12遲一個周期地退出調(diào)試模式。然而，由于步伐一致模式未被啟用，所以調(diào)試控制16的輸入端處的接口信號(同步調(diào)試退出命令28)和調(diào)試控制18的輸入端處的接口信號(同步調(diào)試退出命令26)被忽視，因此不通過處理器有條件地退出調(diào)試模式。因此，每個處理器的程序計數(shù)器以不同的值結(jié)束(如在周期6和7中看到的)，并因此處理器12和14此時不同步。圖11圖示用于在步伐一致操作被啟用的情況下退出調(diào)試模式的示例性時序。因此，圖11中的最后一個信號，即，步伐一致模式被斷言。在本示例中，通過GO 62的斷言來請求從調(diào)試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭121所示， 響應(yīng)于TCLK56的上升沿在周期1期間發(fā)生GO 62的斷言。在這里，GO 62相對于PCLK 54 是異步的。GO 62然后被同步至PCLK 54 (通過同步電路48)，導(dǎo)致在周期3中得到同步GO 53，如箭頭122所示。如箭頭123所示，控制電路43響應(yīng)于同步GO 53的斷言，稍后在周期 3中對同步調(diào)試退出命令沈斷言(其從調(diào)試控制16被輸出)。如箭頭IM所示，同步調(diào)試退出命令沈的此斷言然后傳播至調(diào)試控制18的輸入端。如上所述，由于PCLK 54與TCLK 56之間的關(guān)系不是固定的，所以在處理器12和14中GO的同步型式(同步GO)可能不同。 因此，即使可以與GO 62同時地置位處理器14的GO位，處理器14的同步GO在周期4之前也可能未被處理器14的同步電路輸出，如箭頭125所示，其中，周期4比在處理器12中提供同步GO 53的時間遲一個周期。稍后在周期4中，如箭頭1 所示，處理器14的控制電路對同步調(diào)試退出命令28斷言(在調(diào)試控制18的輸出端處)。如箭頭127所示，同步調(diào)試退出命令觀的此斷言然后傳播至調(diào)試控制16的輸入端。與在其中處理器12響應(yīng)于同步GO 53的斷言在周期4中退出調(diào)試模式的圖10中不同，處理器12延遲從調(diào)試模式退出，直至發(fā)生同步GO 53的斷言，且接收到同步調(diào)試退出命令28的斷言，如箭頭1 所指示的。因此，處理器12延遲退出調(diào)試模式直至周期5，而不是如在圖10中所作地在周期4中退出。同樣地，如箭頭1 所示，處理器14在同步GO的斷言發(fā)生且接收到同步調(diào)試退出命令沈的斷言時退出調(diào)試模式。因此，處理器14也在周期5中退出調(diào)試模式。因此，兩個處理器保持同步而不失去步伐一致。因此，通過使用同步調(diào)試退出命令信號，能夠保持步伐一致。圖12圖示用于在步伐一致操作被啟用的情況下退出調(diào)試模式的另一示例性時序。因此，圖12中的最后一個信號，S卩，步伐一致模式被斷言。在本示例中，由GO 62的斷言來請求從調(diào)試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭131所示，響應(yīng)于TCLK 56的上升沿在周期1期間發(fā)生GO 62的斷言。在這里，GO 62相對于PCLK 討是異步的。GO 62然后被同步至PCLK 54 (通過同步電路48)，導(dǎo)致在周期3中得到同步 GO 53，如箭頭133所示。如箭頭134所示，控制電路43響應(yīng)于同步GO 53的斷言，稍后在周期3中對同步調(diào)試退出命令沈斷言(其從調(diào)試控制16被輸出)。如箭頭135所示，同步調(diào)試退出命令沈的此斷言然后傳播至調(diào)試控制18的輸入端。如上所述，由于PCLK討與 TCLK 56之間的關(guān)系不是固定的，所以在處理器12和14中GO的同步型式(同步GO)可能不同。然而，在圖12中，如箭頭132所示，同樣由處理器14的同步電路在周期3中輸出處理器14的同步GO。稍后在周期3中，如箭頭139所示，處理器14的控制電路對同步調(diào)試退出命令28斷言(在調(diào)試控制18的輸出端處)。如箭頭136所示，同步調(diào)試退出命令28的此斷言然后傳播至調(diào)試控制16的輸入端。仍參考圖12，如箭頭137所示，當在調(diào)試控制16的輸出端處對同步調(diào)試退出命令 26斷言并由調(diào)試控制16接收到斷言的同步調(diào)試退出命令28時，處理器12退出調(diào)試模式。 同樣地，如箭頭138所示，當在調(diào)試控制18的輸出端處對同步調(diào)試退出命令沈斷言并由調(diào)試控制18接收到斷言的同步調(diào)試退出命令沈時，處理器14退出調(diào)試模式。因此，在本示例中，作為除了從另一處理器接收到用于退出調(diào)試模式的斷言的同步調(diào)試退出命令之外還等待同步GO被斷言的替代，每個處理器除了從另一處理器接收到斷言的同步調(diào)試退出命令之外還進行等待，直至其對將被提供給另一處理器的其的同步調(diào)試退出命令進行斷言。因此，兩個處理器在本示例中也保持同步而不失去步伐一致。因此，通過使用同步調(diào)試退出命令信號，能夠保持步伐一致。因此，至此應(yīng)理解的是，交叉信令的使用如何被用于保證在步伐一致模式下操作的系統(tǒng)內(nèi)的處理器能夠在不喪失步伐一致的情況下進入和退出調(diào)試模式。以這種方式，即使進入和退出調(diào)試模式，系統(tǒng)中的多個處理器也能夠保持同步。由于在很大程度上實現(xiàn)本發(fā)明的設(shè)備由本領(lǐng)域的技術(shù)人員已知的電子組件和電路組成，所以將不會以比如上所述認為理解和認識本發(fā)明的根本概念所需的更大的程度來解釋電路細節(jié)，以免使本發(fā)明的講授內(nèi)容含糊難懂或分散注意力?？梢允褂枚喾N不同的信息處理系統(tǒng)來實現(xiàn)可適用的上述實施例中的某些。例如， 雖然圖1及其討論描述了示例性信息處理架構(gòu)，但提出此示例性架構(gòu)僅僅是為了在討論本發(fā)明的各種方面時提供有用的參考。當然，已經(jīng)出于討論的目的簡化了架構(gòu)的描述，并且其僅僅是根據(jù)本發(fā)明可以使用的許多不同類型的適當架構(gòu)中的一個。本領(lǐng)域的技術(shù)人員將認識到邏輯塊之間的邊界僅僅是說明性的，并且替換實施例可以合并邏輯塊或電路元件，或?qū)Ω鞣N邏輯塊或電路元件應(yīng)用功能的取代分解。因此，應(yīng)當理解的是，本文描述的架構(gòu)僅僅是示例性的，并且實際上，可以實現(xiàn)許多其它架構(gòu)，所述其他架構(gòu)實現(xiàn)相同的功能。簡要地，但仍很明確地，將實現(xiàn)相同功能的組件的任何布置被有效地“關(guān)聯(lián)”，使得實現(xiàn)期望的功能。因此，可以被組合以實現(xiàn)特定功能的本文中的任何兩個組件視為相互"關(guān)聯(lián)"，使得實現(xiàn)期望的功能，而不管架構(gòu)或中間組件如何。同樣地，還可以將被這樣關(guān)聯(lián)的任何兩個組件視為被相互“可操作地連接”或“可操作地耦合”以實現(xiàn)期望功能。并且，例如，在一個實施例中，系統(tǒng)10的所示元件是位于單個集成電路上或同一器件內(nèi)的電路。可替換地，系統(tǒng)10可以包括被彼此互連的任何數(shù)目的分離的集成電路或單獨器件。例如，其它模塊22 (如果有的話)可以位于與處理器12和14相同的集成電路上， 或位于在分離的集成電路上，或位于與系統(tǒng)10的其它元件離散地分離的另一外圍或從屬裝置內(nèi)。此外，本領(lǐng)域的技術(shù)人員將認識到，上述操作的功能之間的邊界僅僅是說明性的。 可以將多個操作的功能組合成單個操作，和/或可以將單個操作的功能分布在附加操作中。此外替換實施例可以包括特定操作的多個實例，并且在各種其它實施例中可以改變操作的順序。雖然在本文中參考特定實施例描述了本發(fā)明，但在不脫離如所附權(quán)利要求書所闡述的本發(fā)明的范圍的情況下可以進行各種修改和變更。因此，應(yīng)將說明書和附圖視為說明性而不是限制性的，并且所有此類修改意圖被包括在本發(fā)明的范圍內(nèi)。本文相對于特定實施例所述的任何益處、優(yōu)點、或問題的解決方案意圖不應(yīng)該被理解為任何或所有權(quán)利要求的關(guān)鍵、要求、或本質(zhì)特征或要素。本文所使用的術(shù)語“耦合”并不意圖局限于直接耦合或機械耦合。此外，本文所使用的術(shù)語“一”被定義為一個或多于一個。并且，不應(yīng)將權(quán)利要求中的諸如“至少一個”和“一個或多個”的引用性短語的使用理解為意指由不定冠詞“一”對另一權(quán)利要求元素的引用將包含該引用的權(quán)利要求元素的任何特定權(quán)利要求局限于僅包含一個此類要素的發(fā)明，即使在同一權(quán)利要求中包括引用性短語“一個或多個”或“至少一個”和諸如“一”的不定冠詞時也是如此。這也適用于定冠詞的使用。除非另外說明，諸如“第一”和“第二”的術(shù)語用來任意地區(qū)別此類術(shù)語描述的要素。因此，這些術(shù)語不一定意圖指示此類要素的時間或其它優(yōu)先次序排列。 以下討論針對本發(fā)明的各種實施例。 項目1包括如下的系統(tǒng)，其包括第一處理器、第二處理器、被耦合到第一處理器的第一時鐘、被耦合到第二處理器的第二時鐘、以及被耦合到第一處理器和第二處理器的第三時鐘。第一處理器包括被耦合以接收第三時鐘的調(diào)試電路、被耦合以接收第一時鐘的同步電路、接收用于進入調(diào)試模式的第一請求并提供第一同步調(diào)試進入請求信號的同步電路、以及用于從第二處理器接收第二同步調(diào)試進入請求信號的輸入端。第一同步調(diào)試進入請求信號相對于第一時鐘是同步的，并且第一處理器等待進入調(diào)試模式，直至第一同步調(diào)試進入請求信號和第二同步調(diào)試進入請求信號兩者被斷言。項目2包括項目1的系統(tǒng)，其中，所述第三時鐘相對于第一時鐘是異步的。項目3包括項目2的系統(tǒng)，其中，所述第三時鐘相對于第二時鐘是異步的。項目4包括項目1的系統(tǒng)，其中，調(diào)試電路包括調(diào)試請求寄存器位，并且其中，響應(yīng)于調(diào)試請求寄存器位被斷言，進入調(diào)試模式的第一請求被提供給同步電路。項目5包括項目1的系統(tǒng)，其中，第一處理器包括第一程序計數(shù)器且第二處理器包括第二程序計數(shù)器，并且其中，當?shù)谝惶幚砥骱偷诙幚砥鲀烧咛幱谡{(diào)試模式時，第一處理器遞增第一程序計數(shù)器且第二處理器同時地遞增第二程序計數(shù)器。項目6包括項目1的系統(tǒng)，其中，第一處理器和第二處理器進入調(diào)試模式，并在調(diào)試模式期間步伐一致地執(zhí)行相同指令。項目7包括項目1的系統(tǒng)，其中，第一處理器和第二處理器進入調(diào)試模式并在調(diào)試模式期間執(zhí)行相同指令，并且其中，由第一處理器進行的相同指令的執(zhí)行與由第二處理器進行的相同指令的執(zhí)行相比偏移第一時鐘的十個或更少的周期。項目8包括項目1的系統(tǒng)， 其中，所述同步電路包括從調(diào)試電路接收用于退出調(diào)試模式的請求，并提供第一同步調(diào)試退出命令信號，其中，第一同步調(diào)試退出命令信號相對于第一時鐘是同步的，并且其中，第一處理器進一步包括用于將第一同步調(diào)試進入請求信號從第一處理器傳輸至第二處理器的第一輸出端、用于將第一同步調(diào)試退出命令信號從第一處理器傳輸至第二處理器的第二輸出端、以及用于從第二處理器接收第二同步調(diào)試退出命令信號的輸入端，其中，第一處理器等待退出調(diào)試模式，直至第一同步調(diào)試退出命令信號和第二同步調(diào)試退出命令信號兩者被斷言。項目9包括項目1的系統(tǒng)，其中，第二處理器包括被耦合以接收第三時鐘的調(diào)試電路、被耦合以接收第二時鐘的同步電路，其中，同步電路接收用于進入調(diào)試模式的第二請求并向第一處理器提供第二同步調(diào)試進入請求信號、以及用于從第一處理器接收第一同步調(diào)試進入請求信號的輸入端。項目10包括項目9的系統(tǒng)，其中，所述第二處理器等待進入調(diào)試模式，直至第一同步調(diào)試進入請求信號和第二同步調(diào)試進入請求信號兩者被斷言。項目11包括一種方法，其包括使用第一時鐘作為調(diào)試電路的第一部分的時鐘；使用第二時鐘作為調(diào)試電路的第二部分的時鐘，其中，第一時鐘相對于第二時鐘是異步的；從調(diào)試電路的第一部分向同步電路傳輸用于進入調(diào)試模式的第一請求，其中，進入調(diào)試模式的第一請求相對于第二時鐘是異步的；第一處理器使用于進入調(diào)試模式的第一請求與第二時鐘同步以產(chǎn)生第一同步調(diào)試進入請求；第一處理器監(jiān)視從第二處理器接收到的第二同步調(diào)試進入請求；以及第一處理器等待進入調(diào)試模式，直至第一同步調(diào)試進入請求和第二同步調(diào)試進入請求兩者被斷言。項目12包括項目11的方法，并且進一步包括從第一處理器向第二處理器傳輸?shù)谝煌秸{(diào)試進入請求。項目13包括項目11的方法，并且進一步包括啟用用于第一處理器和第二處理器的步伐一致操作，其中，步伐一致操作包括在調(diào)試模式期間，在第一處理器和第二處理器中執(zhí)行相同指令。項目14包括項目11的方法，并且進一步包括從調(diào)試電路的第一部分向同步電路傳輸用于退出調(diào)試模式的請求，其中，用于退出調(diào)試模式的請求相對于第二時鐘是異步的；第一處理器使退出調(diào)試模式的請求與第二時鐘同步以產(chǎn)生第一同步調(diào)試退出命令；第一處理器監(jiān)視從第二處理器接收到的第二同步調(diào)試退出命令；以及第一處理器等待退出調(diào)試模式，直至第一同步調(diào)試退出命令和第二同步調(diào)試退出命令兩者被斷言。項目15包括項目11的方法，并且進一步包括第二處理器使用于進入調(diào)試模式的第二請求與第三時鐘同步以產(chǎn)生第二同步調(diào)試進入請求，其中，第一時鐘相對于第三時鐘是異步的。項目16包括項目15的方法，其中，第二時鐘和第三時鐘是異步的。項目17包括項目15的方法，并且進一步包括在進入調(diào)試模式之前，第二處理器監(jiān)視從第一處理器接收到的第一同步調(diào)試進入請求，并且第二處理器在第一同步調(diào)試進入請求和第二同步調(diào)試進入請求兩者被斷言之后在調(diào)試模式下執(zhí)行一個或多個指令。項目18包括項目11的方法，其中，第一處理器和第二處理器在同一集成電路上形成。項目19包括一種方法，其包括向第一處理器和第二處理器輸入測試時鐘；向第一處理器輸入第一處理器時鐘；向第二處理器輸入第二處理器時鐘，其中，該測試時鐘相對于第一處理器時鐘是異步的，并且其中，所述測試時鐘相對于第二處理器時鐘是異步的；第一處理器接收用于進入調(diào)試模式的第一請求；第二處理器接收用于進入調(diào)試模式的請求，其中，用于進入調(diào)試模式的第一請求和用于進入調(diào)試模式的第二請求與測試時鐘同步；第一處理器使用于進入調(diào)試模式的第一請求相對于第一處理器時鐘同步以產(chǎn)生第一同步調(diào)試進入請求；第二處理器使用于進入調(diào)試模式的請求相對于處理器時鐘同步以產(chǎn)生第二同步調(diào)試進入請求；第一處理器從第二處理器接收第二同步調(diào)試進入請求，并使用第二同步調(diào)試進入請求來確定進入調(diào)試模式的時間；以及第二處理器從第一處理器接收第一同步調(diào)試進入請求，并使用第一同步調(diào)試進入請求來確定進入調(diào)試模式的時間。項目20包括項目19 的方法，其中，第一處理器在進入調(diào)試模式之前等待，直至第一同步調(diào)試進入請求和第二同步調(diào)試進入請求兩者被斷言，并且其中，第二處理器在進入調(diào)試模式之前等待，直至第二同步調(diào)試進入請求和第一同步調(diào)試進入請求兩者被斷言。
權(quán)利要求
1.一種系統(tǒng)，包括第一處理器； 第二處理器；被耦合到所述第一處理器的第一時鐘； 被耦合到所述第二處理器的第二時鐘；以及被耦合到所述第一處理器和所述第二處理器的第三時鐘， 其中，所述第一處理器包括 被耦合以接收所述第三時鐘的調(diào)試電路；被耦合以接收所述第一時鐘的同步電路，所述同步電路接收用于進入調(diào)試模式的第一請求并提供第一同步調(diào)試進入請求信號，其中，所述第一同步調(diào)試進入請求信號相對于所述第一時鐘是同步的；以及輸入端，用于從所述第二處理器接收第二同步調(diào)試進入請求信號， 其中，所述第一處理器等待進入調(diào)試模式，直至所述第一同步調(diào)試進入請求信號和所述第二同步調(diào)試進入請求信號兩者被斷言。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述第三時鐘相對于所述第一時鐘是異步的。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中，所述第三時鐘相對于所述第二時鐘是異步的。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述調(diào)試電路包括調(diào)試請求寄存器位，并且其中，響應(yīng)于所述調(diào)試請求寄存器位被斷言，用于進入調(diào)試模式的所述第一請求被提供給所述同步電路。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述第一處理器包括第一程序計數(shù)器且所述第二處理器包括第二程序計數(shù)器，并且其中，當所述第一處理器和所述第二處理器兩者處于調(diào)試模式時，所述第一處理器遞增所述第一程序計數(shù)器且所述第二處理器同時地遞增所述第二程序計數(shù)器。
6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述第一處理器和所述第二處理器進入調(diào)試模式，并在所述調(diào)試模式期間步伐一致地執(zhí)行相同指令。
7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述第一處理器和所述第二處理器進入調(diào)試模式，并在所述調(diào)試模式期間執(zhí)行相同指令，其中，由所述第一處理器進行的相同指令的執(zhí)行與由所述第二處理器進行的相同指令的執(zhí)行相比偏移所述第一時鐘的十個或更少周期。
8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述同步電路從所述調(diào)試電路接收用于退出調(diào)試模式的請求，并提供第一同步調(diào)試退出命令信號，其中，所述第一同步調(diào)試退出命令信號相對于所述第一時鐘是同步的，并且其中，所述第一處理器進一步包括第一輸出端，用于從所述第一處理器向所述第二處理器傳輸所述第一同步調(diào)試進入請求信號；第二輸出端，用于從所述第一處理器向所述第二處理器傳輸所述第一同步調(diào)試退出命令信號；以及輸入端，用于從所述第二處理器接收第二同步調(diào)試退出命令信號， 其中，所述第一處理器等待退出所述調(diào)試模式，直至所述第一同步調(diào)試退出命令信號和所述第二同步調(diào)試退出命令信號兩者被斷言。
9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述第二處理器包括；被耦合以接收所述第三時鐘的調(diào)試電路；被耦合以接收所述第二時鐘的同步電路，所述同步電路接收用于進入調(diào)試模式的第二請求，并向所述第一處理器提供所述第二同步調(diào)試進入請求信號；以及輸入端，用于從所述第一處理器接收所述第一同步調(diào)試進入請求信號。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，所述第二處理器等待進入所述調(diào)試模式，直至所述第一同步調(diào)試進入請求信號和所述第二同步調(diào)試進入請求信號兩者被斷言。
11.一種方法，包括使用第一時鐘作為調(diào)試電路的第一部分的時鐘； 使用第二時鐘作為調(diào)試電路的第二部分的時鐘， 其中，所述第一時鐘相對于所述第二時鐘是異步的； 從調(diào)試電路的所述第一部分向同步電路傳輸用于進入調(diào)試模式的第一請求， 其中，用于進入調(diào)試模式的所述第一請求相對于所述第二時鐘是異步的； 第一處理器使用于進入調(diào)試模式的所述第一請求與所述第二時鐘同步以產(chǎn)生第一同步調(diào)試進入請求；所述第一處理器監(jiān)視從第二處理器接收到的第二同步調(diào)試進入請求；以及所述第一處理器等待進入所述調(diào)試模式，直至所述第一同步調(diào)試進入請求和所述第二同步調(diào)試進入請求兩者被斷言。
12.根據(jù)權(quán)利要求11所述的方法，進一步包括從所述第一處理器向第二處理器傳輸所述第一同步調(diào)試進入請求。
13.根據(jù)權(quán)利要求11所述的方法，進一步包括啟用用于所述第一處理器和所述第二處理器的步伐一致操作， 其中，所述步伐一致操作包括在調(diào)試模式期間在所述第一處理器和所述第二處理器中執(zhí)行相同指令。
14.根據(jù)權(quán)利要求11所述的方法，進一步包括從調(diào)試電路的所述第一部分向同步電路傳輸用于退出調(diào)試模式的請求， 其中，用于退出調(diào)試模式的所述請求相對于所述第二時鐘是異步的； 所述第一處理器使用于退出調(diào)試模式的所述請求與所述第二時鐘同步以產(chǎn)生第一同步調(diào)試退出命令；所述第一處理器監(jiān)視從所述第二處理器接收到的第二同步調(diào)試退出命令；以及所述第一處理器等待退出所述調(diào)試模式，直至所述第一同步調(diào)試退出命令和所述第二同步調(diào)試退出命令兩者被斷言。
15.根據(jù)權(quán)利要求11所述的方法，進一步包括所述第二處理器使用于進入調(diào)試模式的第二請求與第三時鐘同步以產(chǎn)生所述第二同步調(diào)試進入請求，其中，所述第一時鐘相對于所述第三時鐘是異步的。
16.根據(jù)權(quán)利要求15所述的方法，其中，所述第二時鐘和所述第三時鐘是異步的。
17.根據(jù)權(quán)利要求15所述的方法，進一步包括在進入所述調(diào)試模式之前，所述第二處理器監(jiān)視從所述第一處理器接收到的所述第一同步調(diào)試進入請求；以及所述第二處理器在所述第一同步調(diào)試進入請求和所述第二同步調(diào)試進入請求兩者被斷言之后，在所述調(diào)試模式下執(zhí)行一個或多個指令。
18.根據(jù)權(quán)利要求11所述的方法，其中，所述第一處理器和所述第二處理器在同一集成電路上形成。
19.一種方法，包括向第一處理器和第二處理器輸入測試時鐘；向所述第一處理器輸入第一處理器時鐘；向所述第二處理器輸入第二處理器時鐘，其中，所述測試時鐘相對于所述第一處理器時鐘是異步的，并且其中，所述測試時鐘相對于所述第二處理器時鐘是異步的；所述第一處理器接收用于進入調(diào)試模式的第一請求；所述第二處理器接收用于進入調(diào)試模式的請求，其中，用于進入調(diào)試模式的所述第一請求和用于進入調(diào)試模式的第二請求與所述測試時鐘同步；所述第一處理器使用于進入調(diào)試模式的所述第一請求相對于所述第一處理器時鐘同步以產(chǎn)生第一同步調(diào)試進入請求；所述第二處理器使用于進入調(diào)試模式的所述請求相對于處理器時鐘同步以產(chǎn)生第二同步調(diào)試進入請求；所述第一處理器從所述第二處理器接收所述第二同步調(diào)試進入請求，并使用所述第二同步調(diào)試進入請求來確定進入調(diào)試模式的時間；以及所述第二處理器從所述第一處理器接收所述第一同步調(diào)試進入請求，并使用所述第一同步調(diào)試進入請求來確定進入調(diào)試模式的時間。
20.根據(jù)權(quán)利要求19所述的方法，其中，所述第一處理器在進入所述調(diào)試模式之前等待，直至所述第一同步調(diào)試進入請求和所述第二同步調(diào)試進入請求兩者被斷言，并且其中， 所述第二處理器在進入所述調(diào)試模式之前等待，直至所述第二同步調(diào)試進入請求和所述第一同步調(diào)試進入請求兩者被斷言。
全文摘要
一種系統(tǒng)包括第一處理器(12)、第二處理器(14)、被耦合到第一處理器的第一時鐘(54)、以及被耦合到第一處理器和第二處理器的第三時鐘(56)。第一處理器包括被耦合以接收第三時鐘的調(diào)試電路(58)、被耦合以接收第一時鐘的同步電路(48、43)，其中，同步電路接收用于進入調(diào)試模式的第一請求，并提供第一同步調(diào)試進入請求信號(51或25)，并且其中，所述第一同步調(diào)試進入請求信號相對于第一時鐘是同步的；以及輸入端，其用于從第二處理器接收第二同步調(diào)試進入請求信號(27)，其中，第一處理器等待進入調(diào)試模式，直至第一同步調(diào)試進入請求信號和第二同步調(diào)試進入請求信號兩者被斷言。
文檔編號G06F9/06GK102365624SQ201080015511
公開日2012年2月29日 申請日期2010年3月23日 優(yōu)先權(quán)日2009年4月8日
發(fā)明者吉米·谷穆佳, 威廉·C·莫耶 申請人:飛思卡爾半導(dǎo)體公司