專利名稱：一種用于長期在軌工作的星載sram型fpga的配置方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及SRAM型FPGA用于星載設(shè)備，工作在太空高輻照環(huán)境時的抗單粒子加固設(shè)計中FPGA的配置及監(jiān)測設(shè)計，具體涉及一種用于長期在軌工作的星載SRAM型FPGA的配置方法及系統(tǒng)。
背景技術(shù)：
星載雷達高度計是一種主動式微波遙感器，它能夠?qū)崿F(xiàn)對海面高度、海面有效波 高、海面后向散射系數(shù)和海面風(fēng)速的有效測量。對這些數(shù)據(jù)的進一步反演可應(yīng)用于海洋地球物理學(xué)、海洋動力學(xué)、海洋氣候?qū)W以及極冰檢測等方面的研究。HY-2雷達高度計是雙頻雷達，有Ku和C兩個波段，數(shù)控單元采用Xilinx公司的Virtex II系列的2V3000這種SRAM型FPGA實現(xiàn)對整個高度計系統(tǒng)的發(fā)射單元、微波前端、功率放大器等的開關(guān)時序控制、接收機增益控制、回波信號采集并由DSP進行跟蹤處理、通過衛(wèi)星平臺與地面通信等重任，且在軌期間屬于長期不間斷運行，因此FPGA的高可靠性設(shè)計關(guān)系到整個系統(tǒng)的安全。但這種SRAM型FPGA是單粒子敏感器件，根據(jù)該公司的官方網(wǎng)站提供的資料及國內(nèi)對該器件的抗輻照試驗結(jié)果，該器件工作在HY-2衛(wèi)星這種約960Km這種軌道上，每天遭遇單粒子事件約4-6次，因此抗/ (緩解)單粒子效應(yīng)是FPGA可靠性設(shè)計中需要關(guān)注的一個重要方面。SRAM型FPGA不是上電即運行，而是需要先從PROM加載程序到FPGA的配置RAM中。配置完成后才進入工作狀態(tài)，而FPGA上電復(fù)位電路(P0R:power on reset)是單粒子功能中斷(SEFI)的敏感部分，上電配置過程可能失效；雖然SEFI發(fā)生的概率極低，但是一旦發(fā)生造成的影響很嚴重，因此工作于太空環(huán)境的星載設(shè)備的設(shè)計中也需要重點考慮。用于地面設(shè)備的FPGA —般不需要對FPGA的配置成功與否進行監(jiān)測。因為只要電路及系統(tǒng)設(shè)計合理，不存在配置不成功的問題，同時由于不需要考慮單粒子效應(yīng)，因此不必做三模冗余和重配置設(shè)計。單粒子翻轉(zhuǎn)(SEU)是指高能粒子打在關(guān)鍵節(jié)點上造成存儲單元位翻轉(zhuǎn)，對于SRAM型FPGA，發(fā)生單粒子翻轉(zhuǎn)的部位包括FPGA的配置存儲器、寄存器本身、LUT存儲器、BlockRAM存儲器等的位翻轉(zhuǎn)。單粒子瞬態(tài)脈沖(SET)是由于高能粒子在布線路徑上產(chǎn)生一個瞬態(tài)電流脈沖而影響到下一級邏輯電路的輸入，造成該邏輯電路輸出紊亂。SET引起FPGA內(nèi)部邏輯電路的瞬間錯誤，其影響也相當(dāng)于一次SEU。SEU和SET是發(fā)生頻率較高的兩類單粒子效應(yīng)?，F(xiàn)有技術(shù)采用“三模冗余設(shè)計+定期重配置”的方式有效地緩解SEU。三模冗余設(shè)計思想是將同樣的功能小模塊拷貝成三份，再由表決器輸出，只要其中兩份正常，整個邏輯功能就是正確的；而定期重配置解決的是錯誤累計的問題；目前工作于太空環(huán)境的FPGA，或多或少都包含有三模冗余設(shè)計；對于在軌期間屬于短期間段性工作的FPGA，為防單粒子效應(yīng)，應(yīng)該做三模冗余設(shè)計，但不需要設(shè)計成定期重配置；這是因為對于短期的間段性開機工作的FPGA，由于一次開機時間較短，一個工作周期內(nèi)三份同樣邏輯單元發(fā)生單粒子翻轉(zhuǎn)不太可能累計到2份而導(dǎo)致輸出錯誤。而對于在軌期間長期工作的FPGA，三份同樣邏輯單元發(fā)生錯誤可能會累計到2份，最終導(dǎo)致該功能單元錯誤以致整個系統(tǒng)發(fā)生錯誤。因此，定期重配置能解決錯誤的累積問題。但是現(xiàn)有的重配置技術(shù)一般通過發(fā)程控指令來實現(xiàn)，而有些設(shè)計沒有重配置功能，若發(fā)現(xiàn)單粒子效應(yīng)只能對設(shè)備進行關(guān)、開機來消除。這樣會大大降低在軌長期工作含這種SRAM型FPGA的設(shè)備的自動化水平，同時反復(fù)開關(guān)機增加對繼電器的使用頻率。三模冗余設(shè)計資源開銷大，但對工作于太空環(huán)境的星載設(shè)備來說，可靠性是首先要考慮的，采用以更多的資源換取可靠性是必要的。

發(fā)明內(nèi)容
本發(fā)明的目的在于，為緩解在太空高輻射環(huán)境長期工作的采用三模冗余設(shè)計的SRAM型的FPGA發(fā)生的單粒子效應(yīng)的錯誤累加，本發(fā)明提供一種FPGA定期重配置和對其配置情況進行監(jiān)測的方法，當(dāng)監(jiān)測到配置未能按期完成或正常工作期間出現(xiàn)配置錯誤時及時啟動在線重配置；同時本發(fā)明還采用一種上電延遲配置的手段克服開機瞬間電源波動導(dǎo)致 的配置錯誤發(fā)生的問題。有效提高了在太空高輻射環(huán)境長期工作的SRAM型FPGA可靠性，即本發(fā)明提供一種用于長期在軌工作的星載SRAM型FPGA的配置方法及系統(tǒng)。為實現(xiàn)上述發(fā)明目的，本發(fā)明采用DSP實現(xiàn)所述星載SRAM型FPGA可靠性中的FPGA配置方法，包含上電延時配置，F(xiàn)PGA的上電后采用延時配置策略避開開機瞬間電源波動導(dǎo)致配置錯誤。定期重配置步驟，該步驟針對測量工作中的FPGA，DSP定期對對所述FPGA進行在線重配置；監(jiān)測的步驟，該步驟包含對上電配置及在線重配置進行監(jiān)測，所述DSP對FPGA的上電配置及由DSP控制的FPGA在線重配置的完成情況進行監(jiān)測子步驟，以及對處于正常工作中的FPGA的配置情況進行監(jiān)測子步驟；當(dāng)所述DSP監(jiān)測到所述FPGA在規(guī)定的時間段內(nèi)未能正常完成配置或處于正常工作中的FPGA發(fā)生配置錯誤時，所述DSP對所述FPGA進行
在線重配置；所述DSP對所述FPGA進行在線重配置過程為在不斷電的情況下所述DSP啟動控制對所述FPGA的配置引腳施加一個大于300ns的低電平脈沖，完成對配置邏輯的復(fù)位操作，之后FPGA自動進行配置過程。其中，所述定期重配置的周期可以通過地面數(shù)據(jù)注入進行修改；復(fù)位配置邏輯進行重配置的步驟為在不斷電的情況下所述DSP啟動控制對所述FPGA的配置復(fù)位引腳施加一個大于300ns的低電平脈沖，完成對配置邏輯的復(fù)位操作，之后FPGA自動進行配置過程。上述技術(shù)方案中，所述的具體配置過程包含清除配置存儲器的步驟、裝載配置數(shù)據(jù)中貞的步驟、CRC校驗的步驟和Start-Up的步驟。所述的延時配置策略為:利用看門狗上電時其輸出RESET引腳產(chǎn)生200ms的低電平，將該信號接到FPGA miNIT — 5引腳就可實現(xiàn)FPGA上電后延遲200ms后配置；其中，該方式所述的FPGA包含地面或星載的SRAM型FPGA。
上述技術(shù)方案中，對所述FPGA上電配置及由DSP控制的FPGA在線重配置的完成情況進行監(jiān)測步驟，如果所述DSP在上電正常工作后3秒內(nèi)沒有檢測到其通用輸入口 TINPl口為’ 0’，或由DSP啟動FPGA在線重配置后3秒內(nèi)沒有檢測到其通用輸入口 TINPl 口為’ 0’，則表示FPGA配置失??；如果所述DSP在3秒內(nèi)檢測到其通用輸入口 TINPl 口為’ 0’，則表示與該FPGA配置成功，DSP通知FPGA進入正常測量工作狀態(tài)。所述一個大于300ns的低電平脈沖采用以下步驟獲得DSP設(shè)置其(即片選I)地址空間的EMIF(即外部存儲器接口 )控制寄存器CElCTL的寫時序為其最慢時序，即“建立/選通/保持”時間分別為“ 15/63/3”個DSP周期，合計81個DSP周期，其中CPU周期為9. 6ns，這樣DSP單次寫的時間為81x 9.6ns =777. 6ns。這樣當(dāng)DSP需要對FPGA重配置時，DSP對⑶地址空間的某地址執(zhí)行寫操作，選通三八譯碼器連接著FPGA的引腳的那路輸出，使該輸出產(chǎn)生一個寬度為777. 6ns (=DSP指令周期9. 6ns X單次寫周期數(shù)81)的低電平脈沖，該低電平作用到FPGA的，F(xiàn)PGA就會開始在線重配置過程。
優(yōu)選的，所述上電配置、在線重配置過程中以及配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)，保證了系統(tǒng)的安全。所述保證系統(tǒng)安全方法是系統(tǒng)設(shè)計約定FPGA控制的系統(tǒng)開關(guān)，電平控制的定義為高電平關(guān)，低電平開，沿控制的定義為下降沿關(guān)，上升沿開；將FPGA的HSWAP_EN引腳通過一個電阻下拉到地，可保障在FPGA上電配置期間所有I/O都為高電‘1’，這樣FPGA配置期間由FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)；FPGA設(shè)置所有寄存器的初始值均為‘ I ’，這樣在FPGA配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)。針對以上提出的方法，一種用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，包含DSP、FPGA和若干PR0M，其特征在于，所述系統(tǒng)還包含上電延時配置方法，用看門狗的復(fù)位輸出端口連接到FPGA的配置引腳推
,
遲FPGA引導(dǎo)程序；配置監(jiān)測方法，F(xiàn)PGA的配置引腳“DONE”通過反相器連到DSP通用輸入端口，F(xiàn)PGA正常配置完成后，其配置引腳“DONE”會自動被拉高為‘ I’，該配置引腳經(jīng)反相器連接到DSP的通用輸入端口，DSP通過查詢該通用輸入端口判斷FPGA配置是否正確。重配置方法，當(dāng)DSP監(jiān)測到FPGA配置錯誤或定期重配置中斷到來時，在不斷電的情況下，DSP啟動對FPGA的在線重配置。PROM屬于熔絲型高可靠性器件，DSP和FPGA程序均長期保存在各自的PROM。DSP和FPGA正常工作前都需要從各自的PROM弓I導(dǎo)程序到各自的片內(nèi)RAM。優(yōu)選的，所述定期重配置周期可以通過地面數(shù)據(jù)注入進行修改。所述一個大于300ns的低電平脈沖采用以下步驟獲得DSP設(shè)置其(即片選I)地址空間的EMIF(即外部存儲器接口 )控制寄存器CElCTL的寫時序為其最慢時序，即“建立/選通/保持”時間分別為“ 15/63/3”個DSP周期，合計81個DSP周期，其中CPU周期為9. 6ns，這樣DSP單次寫的時間為81x 9.6ns =777. 6ns。這樣當(dāng)DSP需要對FPGA重配置時，DSP對地址空間的某地址執(zhí)行寫操作，選通三八譯碼器連接著FPGA的引腳的那路輸出，使該輸出產(chǎn)生一個寬度為777. 6ns (=DSP指令周期9. 6ns X單次寫周期數(shù)81)的低電平脈沖，該低電平作用到FPGA的，F(xiàn)PGA就會開始在線重配置過程。優(yōu)選的，所述上電配置、在線重配置過程中以及配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)，保證了系統(tǒng)的安全。所述保證系統(tǒng)安全方法是系統(tǒng)設(shè)計約定由FPGA控制的系統(tǒng)開關(guān)，電平控制的定義為高電平關(guān)，低電平開，沿控制的定義為下降沿關(guān)，上升沿開^fFPGA的HSWAP EN引腳通過一個電阻下拉到地，可保障在FPGA上電配置期間所有I/O都為高電‘1’，這樣FPGA配置期間由FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)；
FPGA軟件設(shè)置所有寄存器的初始值均為‘I’，這樣在FPGA配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)。本發(fā)明的優(yōu)點在于，提供上電延時配置的策略可以避免開機瞬間由于電源波動而導(dǎo)致FPGA配置錯誤的發(fā)生，同時減小了對供配電設(shè)計的要求；利用DSP對FPGA的配置完成情況進行監(jiān)測，避免了在太空高輻射環(huán)境中FPGA配置由于遭遇單粒子功能中斷造成配置不成功而導(dǎo)致整個系統(tǒng)不能正常開機工作，由DSP實時監(jiān)測，當(dāng)發(fā)現(xiàn)FPGA配置不成功時DSP會自動啟動重配置，不需要地面人工干預(yù)，且比人工干預(yù)恢復(fù)要快得多，還減少繼電器的開關(guān)次數(shù)；定期重配置，對于長期在太空高輻射環(huán)境中工作采用三模冗余設(shè)計的SRAM型FPGA，定期重配置防止由于單粒子翻轉(zhuǎn)的累加而導(dǎo)致FPGA的功能發(fā)生錯誤；定期重配置的周期可通過地面數(shù)據(jù)注入進行修改，這樣工作在太空環(huán)境的星載設(shè)備，通過一段時間的數(shù)據(jù)積累，獲得一個頻度適中的重配置周期，通過地面數(shù)據(jù)注入修改軟件設(shè)置的缺省定期重配置的周期，同時還可根據(jù)太空輻射水平的變化，比如在太陽活動峰年輻射水平會加強，此時可以注入一個相對較短的定期重配置周期。


圖I是本發(fā)明的提高FPGA可靠性的流程示意圖；圖2是本發(fā)明實施策略與實際FPGA配置流程相結(jié)合示意圖；圖3是本發(fā)明提供的一個具體上電配置系統(tǒng)的組成示意圖。
具體實施例方式下面結(jié)合附圖和實施例對本發(fā)明進行進一步說明。如圖I所示，本發(fā)明所述的星載系統(tǒng)的FPGA采用三模冗余設(shè)計，為了避免由于單粒子翻轉(zhuǎn)引起FPGA局部錯誤的累積地發(fā)生，本發(fā)明提供了包含上電配置、配置監(jiān)測、在線重配置和定期重配置等設(shè)計策略，具體工作流程為上電步驟，所述FPGA采用延時配置策略避開開機瞬間電源波動導(dǎo)致配置錯誤；監(jiān)測上電完成后配置情況的步驟，所述DSP監(jiān)測所述FPGA上電結(jié)束后的配置情況，如果監(jiān)測到配置成功則通知所述FPGA進入正常測量狀態(tài)；如果所述DSP監(jiān)測到所述FPGA配置失敗，則進入復(fù)位配置邏輯進行重配置的步驟；在線重配置過程為在不斷電的情況下所述DSP啟動控制對所述FPGA的配置復(fù)位引腳施加一個大于300ns的低電平脈沖，完成對配置邏輯的復(fù)位操作，之后FPGA自動進行配置過程。DSP啟動FPGA重配置后，同樣還是要監(jiān)測FPGA配置的完成情況，如果監(jiān)測到配置成功則通知所述FPGA進入正常測量狀態(tài)；如果所述DSP監(jiān)測到所述FPGA配置失敗，則進入復(fù)位配置邏輯啟動FPGA在線重配置的步驟；正常工作狀態(tài)下，DSP周期性監(jiān)測FPGA是否發(fā)生了配置錯誤，如果是則DSP復(fù)位FPGA配置邏輯啟動FPGA在線重配置；正常工作狀態(tài)下，當(dāng)DSP內(nèi)部定期重配置定時器中斷到達時，DSP也復(fù)位FPGA配置邏輯啟動FPGA在線重配置；其中，所述的重配置過程包含清除配置存儲器、裝載配置數(shù)據(jù)幀、CRC校驗和Start-Up 進程。如圖2所示，該圖為本發(fā)明實施策略與實際FPGA配置流程相結(jié)合示意圖，描述如下系統(tǒng)上電，如圖I所示當(dāng)FPGA供電電壓滿足如下條件內(nèi)核電壓VCCINT大于I. 2V、輔助電壓VCCAUX大于2. 5V、Bank4的IO電壓VCCO大于I. 5V后，配置過程自動進入到清除配置存儲器過程，清除配置存儲器過程中FPGA的7A//r —5為低電平;FPGA配置引腳MO為雙向引腳，該引腳還可以利用外部使其保持為低電平‘0’，使FPGA維持在清楚配置存儲器過程中，本發(fā)明看門狗輸出信號^^連到該引腳，利用看門狗上電后其維持低電平200ms，這200ms內(nèi)FPGA配置流程維持在清除配置存儲器過程，當(dāng)^^信號變?yōu)楦唠娖健甀’后，F(xiàn)PGA才開始后續(xù)的配置進程。當(dāng)配置進程檢測到選Zr —5為高電平‘I’后，F(xiàn)PGA配置進程檢查配置模式引腳，之后從程序存儲器裝載配置數(shù)據(jù)幀到FPGA的配置RAM中，再進行CRC校驗。如果CRC校驗值不匹配，則/MT —5變?yōu)榈碗娖綐?biāo)志CRC校驗失敗，配置過程結(jié)束。如果CRC校驗正確，則其配置引腳“DONE”變?yōu)楦唠娖健甀’ ；再進行Start-Up，之后FPGA就進入用戶控制模式。本發(fā)明就是將配置引腳“DONE”經(jīng)反相器連到DSP的一個通用輸入引腳，DSP通過查詢該通用輸入引腳判斷FPGA是否正確配置。如果需要對FPGA進行在線重配置，只需對其配置復(fù)位引腳施加一個寬度大于300ns的電平，就可復(fù)位配置邏輯，巧^變高電平后自動開始上述清楚配置存儲器、裝載配置數(shù)據(jù)巾貞、CRC校驗、Start-Up等進程。如圖3所示，該圖為一個具體FPGA配置及監(jiān)測系統(tǒng)的組成示意圖。具體描述如下I)上電延時配置設(shè)計延時配置的目的是避開上電期間由于電源波動而導(dǎo)致配置錯誤；方法是利用UlMax706上電時其輸出產(chǎn)生200ms的低電平，將該信號接到FPGA的/MT —5引腳就可實現(xiàn)FPGA上電后延遲200ms后配置。2)FPGA上電配置期間輸出控制的可靠性保障措施 系統(tǒng)設(shè)計約定FPGA控制的系統(tǒng)開關(guān)，電平平控制的定義為高電平關(guān)，低電平開，沿控制的定義為下降沿關(guān)，上升沿開；將FPGA的HSWAP_EN引腳通過一個電阻下拉到地，可保障在FPGA上電配置期間所有I/O都為高電‘1’，這樣FPGA配置期間受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)；FPGA軟件設(shè)置所有寄存器的初始值均為‘I’，這樣在FPGA配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)。3) DSP對FPGA的配置情況進行監(jiān)測設(shè)計DSP對FPGA的配置進行監(jiān)測的必要性在于系統(tǒng)上電后DSP需要從PROM U9引導(dǎo)程序到其片內(nèi)程序RAM中，同時FPGA也需要從其PROM U8引導(dǎo)程序到FPGA的配置RAM中，由于DSP引導(dǎo)程序采用并行方式、引導(dǎo)速度 快、需要引導(dǎo)的程序小，因此實際結(jié)果是DSP較FPGA約提前2. 8秒完成程序引導(dǎo)。系統(tǒng)加電時如果DSP在3秒內(nèi)沒有檢測到TINPl 口為’ 0’，則表示FPGA上電配置失敗。FPGA加載并正常工作后，其“DONE”引腳應(yīng)該保持在‘高，電平，如不然則說明FPGA的配置邏輯發(fā)生了因SEU等原因?qū)е屡渲缅e誤。因此正常工作后DSP仍需要通過其TINPl口隨時監(jiān)測FPGA配置引腳。若DSP加載是由于其看門狗復(fù)位引起的，而DSP程序跑飛造成看門狗復(fù)位可能的原因之一是FPGA遭遇了 SEU錯誤，導(dǎo)致FPGA與DSP通訊出現(xiàn)故障，此時若DSP加載開始工作后即自顧自工作，沒有發(fā)現(xiàn)FPGA的故障并進行處理，其結(jié)果只可能是DSP不停地自復(fù)位。無法從故障中恢復(fù)過來。硬件設(shè)計FPGA的配置引腳“DONE”經(jīng)反相器連到DSP在此用作通用輸入口的定時器TINPl 口，DSP軟件設(shè)計為DSP開始工作后就以IOms間隔不停地查詢其TINPl 口，當(dāng)查詢到TINPl 口為’ 0’時，表示FPGA已經(jīng)配置完成(即FPGA的配置引腳“DONE”被拉高到‘I’)，此時DSP向FPGA寫高度控制字、測量AGC值、DDS帶寬控制等，開啟中斷，并通知FPGA開啟雷達時序控制，DSP和FPGA均進入正常測量工作模式，整個雷達高度計系統(tǒng)開始測量。4) DSP對FPGA重配置硬件設(shè)計在FPGA不下電的情況下對其配置引腳兩5石施加一個不小于300ns的低電平，F(xiàn)PGA就會重新配置；但必須確保設(shè)計重配置電路應(yīng)該不影響FPGA上電自配置。電路硬件設(shè)計如圖3。DSP的EA17、EA18連到譯碼器LVC138的兩個輸入端A、B，DSP輸出片選使能信號CEl通過線驅(qū)動LVTH16244分成兩路輸出，一路CEirOl38給譯碼器LVC138的低電平有效地片選輸入端。DSP的硬件設(shè)計使B00TM0DE[4:0] = “01101”即DSP的 Memory Mapped 為 MAPI。DSP軟件設(shè)計DSP的軟件設(shè)計設(shè)置CEl地址空間的EMIF控制寄存器CElCTL的讀/寫時序用其缺省的最慢時序，即Set/Strobe/Hold分別是15/63/3個DSP時鐘周期，由于硬件設(shè)計DSP的時鐘周期是9. 6ns，Memory Mapped為MAPI時。DSP啟動FPGA的重配置方法是對地址0x01460000執(zhí)行單次寫操作，這樣對應(yīng)著CEl = ‘0’，EA17 = ‘I’ EA18 = ‘I’，經(jīng)三八譯碼器LVC138，其輸出Y4引腳就產(chǎn)生一個寬度為(15+63+3)CycleX9. 6ns = 777.6ns的低電平，該低電平寬度大于300ns，經(jīng)R4到FPGA的^5石引腳。
本方案設(shè)計的是定期對FPGA進行重配置，定期重配置的優(yōu)越性在于衛(wèi)星經(jīng)過一段時間的在軌運行觀察后，得到比較合理的定期重配置周期并通過地面上注數(shù)據(jù)塊最終由DSP接收并進行解讀和執(zhí)行，之后就不需要人工干預(yù)；另一方面若任務(wù)執(zhí)行期間發(fā)現(xiàn)SEU錯誤，還可以上注很短的定期重配置周期( 約3分鐘)實現(xiàn)即時復(fù)位，復(fù)位完后還需注入較正常的定期重配置周期。重配置電路對FPGA上電配置的影響該重配置電路設(shè)計不會影響FPGA的上電配置。DSP的地址0x01460000是專用于重配置FPGA的，其他任何時候只要不對該地址執(zhí)行讀/寫操作，LVC138的Y4輸出引腳就是高阻態(tài)，不會對FPGA產(chǎn)生影響。擴展性分析“DSP+FPGA”架構(gòu)設(shè)計已成為目前較為通用的高速數(shù)字信號處理平臺，已廣泛用于雷達信號跟蹤處理、實時圖像處理、通訊方面的軟件無線電等領(lǐng)域，在星載設(shè)備上也有廣泛的運用。這種FPGA配置監(jiān)測電路在任何“DSP(或CPU)+SRAM型FPGA”的設(shè)計中都可使用，是一種簡單有效的高可靠性設(shè)計。最后所應(yīng)說明的是，以上實施例僅用以說明本發(fā)明的技術(shù)方案而非限制。盡管參照實施例對本發(fā)明進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，對本發(fā)明的技術(shù)方案進行修改或者等同替換，都不脫離本發(fā)明技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種用于長期在軌工作的星載SRAM型FPGA的配置方法，用于提高在太空高輻射環(huán)境中長期工作的星載SRAM型FPGA的可靠性，其中該FPGA采用三模冗余設(shè)計提高其可靠性，所述方法利用DSP實現(xiàn)所述星載SRAM型FPGA可靠性中的FPGA配置，具體包含 定期重配置步驟，該步驟針對測量工作中的FPGA，DSP定期對所述FPGA進行在線重配置； 監(jiān)測的步驟，該步驟包含對上電配置及在線重配置進行監(jiān)測，所述DSP對FPGA的上電配置和由DSP控制的FPGA在線重配置的完成情況進行監(jiān)測子步驟，以及對處于正常工作中的FPGA的配置情況進行監(jiān)測子步驟；當(dāng)所述DSP監(jiān)測到所述FPGA在規(guī)定的時間段內(nèi)未能正常完成配置或處于正常工作中的FPGA發(fā)生配置錯誤時，所述DSP對所述FPGA進行在線重配置； 其中，所述定期重配置的周期可以通過地面數(shù)據(jù)注入進行修改； 所述DSP對所述FPGA進行在線重配置過程為在不斷電的情況下所述DSP啟動控制對所述FPGA的配置復(fù)位引腳施加一個大于300ns的低電平脈沖，完成對配置邏輯的復(fù)位操作，之后FPGA自動進行配置過程。
2.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述FPGA的上電后采用延時配置策略避開開機瞬間電源波動導(dǎo)致配置錯誤。
3.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述的延時策略為 利用看門狗上電時其輸出引腳RESET產(chǎn)生200ms的低電平，將該信號接到FPGA的/MT —5引腳就可實現(xiàn)FPGA上電后延遲200ms后配置； 其中，該方式所述的FPGA包含地面或星載的SRAM型FPGA。
4.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述的重配置過程包含清除配置存儲器的步驟、裝載配置數(shù)據(jù)幀的步驟、CRC校驗的步驟和Start-Up的步驟。
5.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述DSP監(jiān)測FPGA的上電配置及由DSP控制的FPGA在線重配置的完成情況子步驟如果所述DSP在上電正常工作后3秒內(nèi)沒有檢測到其通用輸入口 TINPl 口為’0’，或由DSP啟動FPGA在線重配置后3秒內(nèi)沒有檢測到其通用輸入口 TINPl 口為’O’，則表示FPGA配置失?。蝗绻鯠SP在3秒內(nèi)檢測到其通用輸入口 TINPl 口為’ O’，則表示該FPGA配置成功，DSP通知FPGA進入正常測量工作狀態(tài)。
6.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述DSP對處于正常測量工作中的FPGA的配置情況進行監(jiān)測子步驟所述DSP通過其TINPl 口定期監(jiān)測所述FPGA配置引腳，F(xiàn)PGA進入正常工作狀態(tài)時，其“DONE”引腳應(yīng)該保持在‘高’電平，該信號經(jīng)反相器連接到DSP的TINP1，TINPl應(yīng)該保持在‘低’電平，如不然則可知該FPGA的配置邏輯發(fā)生了故障。
7.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述一個大于300ns的低電平脈沖采用以下步驟獲得 所述DSP設(shè)置其片選I引腳地址空間的外部存儲器接口控制寄存器CElCTL的寫時序為其最慢時序，即“建立/選通/保持”時間分別為“15/63/3”個DSP周期，合計81個DSP周期，其中CPU周期為9. 6ns，所述DSP單次寫的時間為81x 9.6ns = 777.6ns ;iDSP需要對FPGA重配置時，所述DSP對片選I地址空間的某地址執(zhí)行寫操作，選通三八譯碼器連接著FPGA的配置復(fù)位引腳的那路輸出，使該輸出產(chǎn)生一個寬度為777. 6ns的低電平脈沖，該低電平作用到FPGA的配置復(fù)位引腳，所述FPGA開始在線重配置過程。
8.根據(jù)權(quán)利要求I所述的用于長期在軌工作的星載SRAM型FPGA的配置方法，其特征在于，所述上電配置過程、在線重配置過程以及配置完成后至DSP控制FPGA進入正常測量工作之前，受FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)，用于保證系統(tǒng)的安全。
9.根據(jù)權(quán)利要求8所述保證系統(tǒng)安全方法是 系統(tǒng)設(shè)計約定FPGA控制的系統(tǒng)開關(guān)，電平控制的定義為高電平關(guān)，低電平開，沿控制的定義為下降沿關(guān)，上升沿開； 將FPGA的HSWAP_EN引腳通過一個電阻下拉到地，可保障在FPGA上電配置期間所有I/O都為高電‘ I’，這樣FPGA配置期間由FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)； 所述FPGA設(shè)置所有寄存器的初始值均為‘I’，在FPGA配置完成后至DSP控制FPGA進入正常測量工作之前，受所述FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)。
10.一種用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，包含DSP、FPGA和若干PROM，其特征在于，所述系統(tǒng)還包含 上電延時配置方法，用看門狗的復(fù)位輸出端口連接到FPGA的配置引腳推遲 ,FPGA弓I導(dǎo)程序； 配置監(jiān)測方法，F(xiàn)PGA的配置引腳“DONE”通過反相器連到DSP通用輸入端口，F(xiàn)PGA正常配置完成后，其配置引腳“DONE”會自動被拉高為‘I’，該配置引腳經(jīng)反相器連接到DSP的通用輸入端口，DSP通過查詢該通用輸入端口判斷FPGA配置是否正確； 重配置方法，當(dāng)所述DSP監(jiān)測到所述FPGA配置錯誤或定期重配置中斷到來時，在不斷電的情況下，所述DSP啟動對所述FPGA的在線重配置； 所述定期重配置周期可以通過地面數(shù)據(jù)注入進行修改。
11.根據(jù)權(quán)利要求10所述的用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，其特征在于，所述監(jiān)測單元具體電路為 所述FPGA的配置引腳“DONE”通過反相器連到DSP通用輸入端口，所述FPGA正常配置完成后，配置引腳“DONE”會自動被拉高為‘I’，該配置引腳經(jīng)所述反相器連接到所述DSP的通用輸入端口，所述DSP通過查詢該通用輸入端口判斷FPGA配置是否正確。
12.根據(jù)權(quán)利要求10所述的用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，其特征在于，所述一個大于300ns的低電平脈沖采用以下步驟獲得 所述DSP設(shè)置其片選I地址空間的外部存儲器接口控制寄存器CElCTL的寫時序為其最慢時序，即“建立/選通/保持”時間分別為“15/63/3”個DSP周期，合計81個DSP周期，其中CPU周期為9. 6ns，所述DSP單次寫的時間為81x 9. 6ns = 777. 6ns ;所述DSP需要對所述FPGA重配置時，所述DSP對片選I地址空間的某地址執(zhí)行寫操作，選通三八譯碼器連接著所述FPGA的配置復(fù)位引腳的那路輸出，使該輸出產(chǎn)生一個寬度為777. 6ns的低電平脈沖，該低電平作用到FPGA的配置復(fù)位引腳，所述FPGA開始在線重配置過程。
13.根據(jù)權(quán)利要求10所述的用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，其特征在于，上電配置、在線重配置過程中，以及配置完成后至DSP控制FPGA進入正常測量工作之前，受所述FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)，用于保證系統(tǒng)的安全。
14.根據(jù)權(quán)利要求13所述的用于長期在軌工作的星載SRAM型FPGA的配置系統(tǒng)，其特征在于，所述保證系統(tǒng)安全方法是 系統(tǒng)設(shè)計約定FPGA控制的系統(tǒng)開關(guān)，電平平控制的定義為高電平關(guān)，低電平開，沿控制的定義為下降沿關(guān)，上升沿開； 將FPGA的HSWAP_EN引腳通過一個電阻下拉到地，可保障在FPGA上電配置期間所有I/O都為高電‘ I’，這樣FPGA配置期間由所述FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)； 所述FPGA設(shè)置所有寄存器的初始值均為‘ I’，在所述FPGA配置完成后至所述DSP控制所述FPGA進入正常測量工作之前，受所述FPGA控制的給系統(tǒng)所有其他設(shè)備的開關(guān)均為“關(guān)”的狀態(tài)。
全文摘要
本發(fā)明涉及一種用于長期在軌工作的星載SRAM型FPGA的配置方法及系統(tǒng)，該方法，包含上電步驟，所述FPGA采用延時配置策略避開開機瞬間電源波動導(dǎo)致配置錯誤；配置過程監(jiān)測步驟，DSP監(jiān)測所述FPGA的配置情況的，當(dāng)監(jiān)測到FPGA配置正常完成后，則DSP通知所述FPGA進入正常測量狀態(tài)；如果監(jiān)測到所述FPGA配置未能按時完成，則啟動在線重配置的步驟；重配置的步驟為在不斷電的情況下所述DSP控制對所述FPGA的配置復(fù)位引腳施加一個大于300ns的低電平脈沖，之后FPGA自行完成配置過程；正常工作過程監(jiān)測步驟，正常工作過程中DSP定期監(jiān)測FPGA配置是否正確，如發(fā)現(xiàn)FPGA配置錯誤，則DSP啟動FPGA在線重配置；定期重配置步驟，所述FPGA采用三模冗余設(shè)計，配合定期重配置以提高FPGA的可靠性。
文檔編號G06F11/07GK102779079SQ201110122198
公開日2012年11月14日 申請日期2011年5月12日 優(yōu)先權(quán)日2011年5月12日
發(fā)明者于秀芬, 劉鵬, 唐月英, 許可 申請人:中國科學(xué)院空間科學(xué)與應(yīng)用研究中心