專利名稱：信號傳輸線的阻抗匹配的控制裝置和控制方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于信號傳輸線的阻抗匹配(impedance matching),且特別是有關(guān)于上述阻抗匹配的一種控制裝置和控制方法。
背景技術(shù)：
雙倍數(shù)據(jù)率動態(tài)隨機(jī)存取存儲器(double data rate dynamic random accessmemory，簡稱為DDR DRAM)，是目前個人電腦所采用的主流存儲器。在個人電腦的系統(tǒng)中，DDR DRAM通常搭配一個控制芯片。在控制芯片自DDR DRAM讀取數(shù)據(jù)時，為了提高讀取效能，控制芯片需要一個終端(termination)模塊。此終端模塊可對控制芯片和DDR DRAM之間的信號傳輸線路提供阻抗匹配，以避免信號反射而降低讀取效能。上述終端模塊通常是并列式終端(parallel termination)架構(gòu),所以無論何時終端模塊都有靜態(tài)功率消耗。當(dāng)控制芯片在讀取模式(read mode)時，因為需要阻抗匹配，靜態(tài)功率消耗尚可容忍，但是在寫入模式(write mode)和閑置模式(idle mode)時,終端模塊的靜態(tài)功率消耗就是沒必要的功耗。為了減少靜態(tài)功率消耗，可以提高終端模塊的電阻值，以減少靜態(tài)電流，甚至完全關(guān)閉終端模塊，但是這樣做會降低讀取效能。

發(fā)明內(nèi)容
本發(fā)明提供一種有關(guān)于信號傳輸線的阻抗匹配的控制裝置和控制方法，不僅可維持讀取效能，而且可降低寫入模式和閑置模式的功率消耗。本發(fā)明提出一種控制裝置，應(yīng)用于一信號傳輸線傳輸數(shù)據(jù)時，包括一節(jié)點(diǎn)和一終端模塊。上述節(jié)點(diǎn)用以耦接上述信號傳輸線，上述信號傳輸線耦接一數(shù)據(jù)儲存裝置。終端模塊耦接上述節(jié)點(diǎn)，在開啟時匹配上述信號傳輸線的阻抗并消耗靜態(tài)功率。上述控制裝置在開始自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第一時間點(diǎn)開啟終端模塊，上述控制裝置在完成自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第二時間點(diǎn)關(guān)閉終端模塊。本發(fā)明另提出一種控制方法，應(yīng)用于一信號傳輸線傳輸數(shù)據(jù)時，包括下列步驟。首先，在開始自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第一時間點(diǎn)開啟一終端模塊。然后在完成自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第二時間點(diǎn)關(guān)閉終端模塊。其中，終端模塊在開啟時匹配上述信號傳輸線的阻抗并消耗靜態(tài)功率，上述信號傳輸線耦接一數(shù)據(jù)儲存裝置?；谏鲜?，本發(fā)明的控制裝置和控制方法只在讀取數(shù)據(jù)時動態(tài)開啟并關(guān)閉終端模塊，所以不僅能在讀取數(shù)據(jù)時提供阻抗匹配以維持讀取效能，而且能在寫入模式和閑置模式時避免終端模塊的靜態(tài)功率消耗。


圖1是依照本發(fā)明一實(shí)施例的一種控制裝置的示意圖。圖2是依照本發(fā)明一實(shí)施例的一種控制方法的流程圖。
圖3是依照本發(fā)明一實(shí)施例的控制裝置自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)的信號時序圖。附圖標(biāo)號:110:控制裝置120:終端模塊122、124:終端元件126:節(jié)點(diǎn)132:輸出緩沖器134:輸入緩沖器136:電源端138:接地端150:信號傳輸線160:數(shù)據(jù)儲存裝置220、240:流程步驟CK:時脈信號DQ:數(shù)據(jù)信號DQS:數(shù)據(jù)擷取信號TO T8:時間點(diǎn)
具體實(shí)施例方式為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖作詳細(xì)說明如下。圖1是依照本發(fā)明一實(shí)施例的一種控制裝置110的示意圖?？刂蒲b置110包括電源端136、接地端138、節(jié)點(diǎn)126、終端模塊120、輸出緩沖器(output buffer) 132、以及輸入緩沖器(input buffer) 134。節(jié)點(diǎn)126用以耦接信號傳輸線150，信號傳輸線150耦接數(shù)據(jù)儲存裝置160?？刂蒲b置110通過信號傳輸線150將數(shù)據(jù)寫入數(shù)據(jù)儲存裝置160，或自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)。輸出緩沖器132耦接節(jié)點(diǎn)126，輸出控制裝置110寫入數(shù)據(jù)儲存裝置160的數(shù)據(jù)。輸入緩沖器134耦接節(jié)點(diǎn)126，接收控制裝置110自數(shù)據(jù)儲存裝置160讀取的數(shù)據(jù)。終端模塊120耦接節(jié)點(diǎn)126，而且耦接于電源端136與接地端138之間。終端模塊120包括終端元件122和124。其中終端元件122耦接于電源端136與節(jié)點(diǎn)126之間，終端元件124則耦接于節(jié)點(diǎn)126與接地端138之間。終端元件122和124可在終端模塊120開啟時匹配信號傳輸線150的阻抗，以避免信號反射，提高控制裝置110的讀取效能。在終端模塊120開啟時，會有一個靜態(tài)電流自電源端136經(jīng)過終端元件122和124流入接地端138，所以終端模塊120在開啟時會有靜態(tài)功率的消耗。舉例來說，數(shù)據(jù)儲存裝置160可以是個人電腦主機(jī)板上的DDR DRAM，控制裝置110可以是DDR DRAM的控制芯片。或者，數(shù)據(jù)儲存裝置160可以是硬盤機(jī)，控制裝置110可以是硬盤機(jī)的控制芯片。本發(fā)明并不限定數(shù)據(jù)儲存裝置160的種類。數(shù)據(jù)儲存裝置160可以是任何一種有數(shù)據(jù)儲存能力的硬體裝置，控制裝置HO可以是對應(yīng)的控制芯片或控制電路。圖1中的終端元件122和124，其組成可以各自由一個阻抗元件及一個開關(guān)組合而成，上述阻抗元件則可以使用晶體管(transistor)之類的主動式元件或電阻之類的被動式元件。另外，圖1所示僅為其中一種實(shí)施態(tài)樣，并非用以限定本發(fā)明。終端模塊120更可以僅用一個終端元件耦接于節(jié)點(diǎn)126與電源端136之間，上述的單一終端元件同樣可以由一個阻抗元件及一個開關(guān)組合而成。圖2是依照本發(fā)明一實(shí)施例的一種控制方法的流程圖。此控制方法可由控制裝置110或其他有相同功能的裝置執(zhí)行。以控制裝置110為例。首先，控制裝置110在開始自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)時的第一時間點(diǎn)開啟終端模塊120 (步驟220)。終端模塊120開啟之后會提供信號傳輸線150的阻抗匹配，同時開始消耗靜態(tài)功率。然后，控制裝置110在完成自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)時的第二時間點(diǎn)關(guān)閉終端模塊120 (步驟240)。終端模塊120關(guān)閉之后不再提供阻抗匹配，不過此時控制裝置110不在讀取模式，也不需要控制裝置110這一端的阻抗匹配。另外，終端模塊120關(guān)閉之后會停止靜態(tài)功率的消耗，有助于降低控制裝置110在寫入模式和閑置模式所消耗的功率?？刂蒲b置110和數(shù)據(jù)儲存裝置160之間的信號交換必然遵循數(shù)據(jù)儲存裝置160所支援的標(biāo)準(zhǔn)規(guī)范，因此控制裝置110可依據(jù)此標(biāo)準(zhǔn)規(guī)范得知數(shù)據(jù)的讀取何時開始，以及何時結(jié)束，以決定開啟終端模塊120的第一時間點(diǎn)和關(guān)閉終端模塊120的第二時間點(diǎn)。舉例而言，圖3是依照本發(fā)明一實(shí)施例的控制裝置110自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)的信號時序圖。在此實(shí)施例中，數(shù)據(jù)儲存裝置160是DDR DRAM，遵循JEDEC固態(tài)科技協(xié)會(JEDEC Solid State Technology Association)所制定的 DDR DRAM 標(biāo)準(zhǔn)規(guī)格。當(dāng)控制裝置110自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)時，數(shù)據(jù)儲存裝置160提供一個數(shù)據(jù)擷取信號DQS和至少一個數(shù)據(jù)信號DQ至控制裝置110?？刂蒲b置110根據(jù)數(shù)據(jù)擷取信號DQS擷取每一個數(shù)據(jù)信號DQ的數(shù)值，而且控制裝置110根據(jù)數(shù)據(jù)擷取信號DQS決定上述的第一時間點(diǎn)和第二時間點(diǎn)。圖3的CK是來自數(shù)據(jù)儲存裝置160的時脈信號，在CK的每一個時脈周期，數(shù)據(jù)儲存裝置160可送出兩筆數(shù)據(jù)至控制裝置110。當(dāng)數(shù)據(jù)儲存裝置160即將發(fā)送數(shù)據(jù)至控制裝置110時，數(shù)據(jù)儲存裝置160會使數(shù)據(jù)擷取信號DQS自高阻抗?fàn)顟B(tài)進(jìn)入邏輯低狀態(tài)，這個邏輯低狀態(tài)會持續(xù)一個時脈周期。如圖3所示，數(shù)據(jù)擷取信號DQS在T3之前處于高阻抗?fàn)顟B(tài)，在T3至T4的一個時脈周期之中處于邏輯低狀態(tài)?？刂蒲b置110可將開啟終端模塊120的第一時間點(diǎn)設(shè)置于T3至T4的時脈周期之中，以準(zhǔn)備接收來自數(shù)據(jù)儲存裝置160的數(shù)據(jù)。接下來，數(shù)據(jù)儲存裝置160在T4至T6的兩個時脈周期中總共送出四筆數(shù)據(jù)至控制裝置110。當(dāng)數(shù)據(jù)儲存裝置160完成發(fā)送數(shù)據(jù)至控制裝置110之后，數(shù)據(jù)儲存裝置160會使數(shù)據(jù)擷取信號DQS恢復(fù)為高阻抗?fàn)顟B(tài)。如圖3所示，數(shù)據(jù)擷取信號DQS在T6恢復(fù)為高阻抗?fàn)顟B(tài)，此時控制裝置110已經(jīng)完成自數(shù)據(jù)儲存裝置160讀取數(shù)據(jù)，所以控制裝置110可將關(guān)閉終端模塊120的第二時間點(diǎn)設(shè)置于數(shù)據(jù)擷取信號DQS恢復(fù)為高阻抗?fàn)顟B(tài)之后的一個時脈周期之中，例如T6至T7的時脈周期之中。除了在T6至T7的時脈周期之中關(guān)閉終端模塊120，控制裝置110也可以提前關(guān)閉終端模塊120。如圖3所示，控制裝置110在T5至T6的時脈周期中接收來自數(shù)據(jù)儲存裝置160的最后兩筆數(shù)據(jù)，其中控制裝置110在T5至T5.5的半個時脈周期中接收來自數(shù)據(jù)儲存裝置160的倒數(shù)第二筆數(shù)據(jù)，在T5.5至T6的半個時脈周期中接收來自數(shù)據(jù)儲存裝置160的最后一筆數(shù)據(jù)?？刂蒲b置110在時間點(diǎn)T5.75完成讀取來自數(shù)據(jù)儲存裝置160的最后一筆數(shù)據(jù)，之后就不需要阻抗匹配，所以控制裝置110可將第二時間點(diǎn)設(shè)置于時間點(diǎn)T5.75之后所剩余的該時脈周期之中，也就是將關(guān)閉終端模塊120的第二時間點(diǎn)設(shè)置于T5.75至T6的四分之一個時脈周期之中。綜上所述，本發(fā)明的控制裝置和控制方法在開始讀取數(shù)據(jù)時開啟終端模塊，在完成讀取數(shù)據(jù)時關(guān)閉終端模塊，所以能在維持讀取效能的前提下，將終端模塊的靜態(tài)功率消耗降到最低程度。本發(fā)明不只適用于DDR DRAM，也適用于任何一個需要在控制裝置端匹配信號傳輸線的阻抗的應(yīng)用環(huán)境。雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視以權(quán)利要求所界定范圍為準(zhǔn)。
權(quán)利要求
1.一種控制方法，其特征在于，應(yīng)用于一信號傳輸線傳輸數(shù)據(jù)時，所述控制方法包括: 在開始自一數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的一第一時間點(diǎn)開啟一終端模塊；以及 在完成自所述數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的一第二時間點(diǎn)關(guān)閉所述終端模塊，其中所述終端模塊在開啟時匹配所述信號傳輸線的阻抗并消耗一靜態(tài)功率，所述信號傳輸線耦接所述數(shù)據(jù)儲存裝置。
2.如權(quán)利要求1所述的控制方法，其特征在于，所述數(shù)據(jù)儲存裝置提供一數(shù)據(jù)擷取信號和至少一數(shù)據(jù)信號，而且所述控制方法更包括: 根據(jù)所述數(shù)據(jù)擷取信號擷取所述數(shù)據(jù)信號的數(shù)值；以及 根據(jù)所述數(shù)據(jù)擷取信號決定所述第一時間點(diǎn)和所述第二時間點(diǎn)。
3.如權(quán)利要求2所述的控制方法，其特征在于，當(dāng)所述數(shù)據(jù)儲存裝置即將發(fā)送數(shù)據(jù)時，所述數(shù)據(jù)儲存裝置使所述數(shù)據(jù)擷取信號自一高阻抗?fàn)顟B(tài)進(jìn)入一邏輯低狀態(tài)，所述邏輯低狀態(tài)持續(xù)一第一時脈周期，所述第一時間點(diǎn)位于所述第一時脈周期之中。
4.如權(quán)利要求3所述的控制方法，其特征在于，當(dāng)所述數(shù)據(jù)儲存裝置完成發(fā)送數(shù)據(jù)之后，所述數(shù)據(jù)儲存裝置使所述數(shù)據(jù)擷取信號恢復(fù)為所述高阻抗?fàn)顟B(tài)，所述第二時間點(diǎn)位于所述數(shù)據(jù)擷取信號恢復(fù)為所述高阻抗?fàn)顟B(tài)之后的一第二時脈周期之中。
5.如權(quán)利要求1所述的控制方法，其特征在于，所述控制方法更包括: 在一第三時脈周期讀取來自所述數(shù)據(jù)儲存裝置的最后一筆數(shù)據(jù)，其中所述第二時間點(diǎn)位于完成讀取所述最后一筆數(shù)據(jù)之后所剩余的所述第三時脈周期之中。
6.一種控制裝置，其特征在于，應(yīng)用于一信號傳輸線傳輸數(shù)據(jù)時，所述控制裝置包括: 一節(jié)點(diǎn)，用以耦接所述信號傳輸線，其中所述信號傳輸線耦接一數(shù)據(jù)儲存裝置；以及 一終端模塊，耦接所述節(jié)點(diǎn)，在開啟時匹配所述信號傳輸線的阻抗并消耗一靜態(tài)功率，其中所述控制裝置在開始自所述數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的一第一時間點(diǎn)開啟所述終端模塊，所述控制裝置在完成自所述數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的一第二時間點(diǎn)關(guān)閉所述終端模塊。
7.如權(quán)利要求6所述的控制裝置，其特征在于，所述控制裝置更包括: 一電源端；以及 一接地端，其中所述終端模塊耦接于所述電源端與所述接地端之間。
8.如權(quán)利要求7所述的控制裝置，其特征在于，所述終端模塊包括: 一第一終端元件，耦接于所述電源端與所述節(jié)點(diǎn)之間；以及 一第二終端元件，耦接于所述節(jié)點(diǎn)與所述接地端之間，其中所述第一終端元件和所述第二終端元件在所述終端模塊開啟時匹配所述信號傳輸線的阻抗并消耗所述靜態(tài)功率。
9.如權(quán)利要求6所述的控制裝置，其特征在于，所述控制裝置更包括: 一輸出緩沖器，耦接所述節(jié)點(diǎn)，輸出所述控制裝置寫入所述數(shù)據(jù)儲存裝置的數(shù)據(jù)；以及 一輸入緩沖器，耦接所述節(jié)點(diǎn)，接收所述控制裝置自所述數(shù)據(jù)儲存裝置讀取的數(shù)據(jù)。
10.如權(quán)利要求6所述的控制裝置，其特征在于，所述數(shù)據(jù)儲存裝置提供一數(shù)據(jù)擷取信號和至少一數(shù)據(jù)信號，所述控制裝置根據(jù)所述數(shù)據(jù)擷取信號擷取所述數(shù)據(jù)信號的數(shù)值，而且所述控制裝置根據(jù)所述數(shù)據(jù)擷取信號決定所述第一時間點(diǎn)和所述第二時間點(diǎn)。
全文摘要
本發(fā)明提供一種信號傳輸線的阻抗匹配的控制裝置和控制方法，上述控制裝置包括一節(jié)點(diǎn)和一終端模塊。上述節(jié)點(diǎn)用以耦接一信號傳輸線，此信號傳輸線耦接一數(shù)據(jù)儲存裝置。終端模塊耦接上述節(jié)點(diǎn)，在開啟時匹配信號傳輸線的阻抗并消耗靜態(tài)功率。上述控制裝置在開始自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第一時間點(diǎn)開啟終端模塊，上述控制裝置在完成自數(shù)據(jù)儲存裝置讀取數(shù)據(jù)時的第二時間點(diǎn)關(guān)閉終端模塊。
文檔編號G06F13/20GK103164367SQ201110424170
公開日2013年6月19日 申請日期2011年12月16日 優(yōu)先權(quán)日2011年12月16日
發(fā)明者張祐維, 高秉佑 申請人:揚(yáng)智科技股份有限公司