專利名稱：基于pci總線的雙通道數(shù)據(jù)采集儀的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及自動(dòng)化測(cè)試領(lǐng)域，特別涉及一種基于PCI總線的雙通道數(shù)據(jù)采集儀。
背景技術(shù)：
隨著現(xiàn)代科學(xué)技術(shù)的進(jìn)展，數(shù)據(jù)采集儀已經(jīng)成為自動(dòng)化測(cè)試領(lǐng)域中重要的組成部分，在雷達(dá)、通信、測(cè)控、圖像處理等信號(hào)處理領(lǐng)域有著廣泛的應(yīng)用。現(xiàn)有的數(shù)據(jù)采集儀一般含有各種總線接口，如PCI (Peripheral Component Interconnect,夕卜設(shè)組件互連標(biāo)準(zhǔn))、ISA (Industrial Standard Architecture,工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)總線)、USB (Universal Serial BUS，通用串行總線)等總路線接口，基于PC/104總線標(biāo)準(zhǔn)已經(jīng)開發(fā)出種類繁多的采集卡，但傳統(tǒng)的采集卡，模擬信號(hào)需要多路模擬開關(guān)，分時(shí)切入模數(shù)轉(zhuǎn)換器進(jìn)行循環(huán)采樣。在實(shí)現(xiàn)本實(shí)用新型的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)至少存在以下問題現(xiàn)有的數(shù)據(jù)采集儀的采集速度比較低。

實(shí)用新型內(nèi)容為了提高PCI總線的雙通道數(shù)據(jù)采集儀的采集速度，本實(shí)用新型實(shí)施例提供了一 種基于PCI總線的雙通道數(shù)據(jù)采集儀，所述技術(shù)方案如下一種基于PCI總線的雙通道數(shù)據(jù)采集儀，具體包括信號(hào)處理模塊、A/D(Analog/ Digital，模擬/數(shù)字)采樣模塊、靜態(tài)RAM (Random Access Memory，隨機(jī)存取存儲(chǔ)器)存儲(chǔ)器、邏輯控制模塊和PCI芯片，所述PCI芯片采用DMA (Direct Memory Access，直接內(nèi)存訪問)傳輸模式；所述信號(hào)處理模塊接收雙通道輸入的模擬信號(hào)，將所述模擬信號(hào)輸入到所述A/D 采樣模塊；所述A/D采樣模塊處理所述模擬信號(hào)得到數(shù)字信號(hào)；所述邏輯控制模塊連接所述A/D采樣模塊和靜態(tài)RAM存儲(chǔ)器，用于選擇A/D采樣模塊的觸發(fā)方式，以讀取所述數(shù)字信號(hào)，并將所述數(shù)字信號(hào)存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器中；所述邏輯控制模塊還與所述PCI芯片連接，用于通過DMA傳輸模式將存儲(chǔ)在所述靜態(tài)RAM存儲(chǔ)器中的數(shù)據(jù)存儲(chǔ)在所述PCI芯片。作為上述技術(shù)方案的優(yōu)選，所述信號(hào)處理模塊具體包括衰減網(wǎng)絡(luò)電路和匹配網(wǎng)絡(luò)電路，所述衰減網(wǎng)絡(luò)電路接收雙通道輸入的模擬信號(hào)，并由匹配網(wǎng)絡(luò)電路將所述模擬信號(hào)輸入到所述A/D采樣模塊。作為上述技術(shù)方案的優(yōu)選，所述衰減網(wǎng)絡(luò)電路具體包括電阻分壓電路和電容環(huán)路；所述電阻分壓電路包括第二電阻和第四電阻，所述第二電阻和所述第四電阻串聯(lián)連接，所述第四電阻的一端接地；所述電容環(huán)路包括第一電阻、第一電容、第二電容、可變電容、第三電阻、第五電阻和第六電阻，所述第一電阻、所述第一電容、所述第二電容和所述第六電阻串聯(lián)連接構(gòu)成第一串聯(lián)電路，所述可變電容、所述第三電阻和所述第五電阻串聯(lián)連接構(gòu)成第二串聯(lián)電阻，且所述第一串聯(lián)電路和所述第二串聯(lián)電路并聯(lián)連接。作為上述技術(shù)方案的優(yōu)選，所述匹配網(wǎng)絡(luò)電路具體包括幅度調(diào)節(jié)電路、負(fù)反饋電路和三極管；所述幅度調(diào)節(jié)電路包括偏置電壓和運(yùn)算放大器，所述偏置電壓輸出的電壓輸入到所述運(yùn)算放大器的反相輸入端，所述衰減網(wǎng)絡(luò)電路輸出的信號(hào)輸入到所述運(yùn)算放大器的同相輸入端，所述三極管接收所述運(yùn)算放大器輸出的信號(hào)；所述負(fù)反饋電路與所述運(yùn)算放大器和所述三極管分別進(jìn)行連接；所述三極管連接所述運(yùn)算放大器，以射極跟隨方式輸出信號(hào)，并輸送至所述A/D 采樣模塊。作為上述技術(shù)方案的優(yōu)選，所述幅度調(diào)節(jié)電路還包括第一電阻、第二電阻和第五電阻，所述偏置電壓連接第一電阻，并通過所述第一電阻連接所述運(yùn)算放大器的反相輸入端，所述第一電阻連接所述第五電阻的一端；所述衰減網(wǎng)絡(luò)電路的輸出端連接所述第二電阻，并通過所述第二電阻連接所述運(yùn)算放大器的同相輸入端；所述第五電阻的另一端連接所述A/D采樣模塊；所述負(fù)反饋電路具體包括第一電容、第二電容、第三電容、第四電容和第四電阻， 所述第一電容的一端連接所述運(yùn)算放大器，另一端接地；所述第二電容的一端連接所述運(yùn)算放大器，另一端接地，并與所述第三電容和所述第四電容的一端分別進(jìn)行連接，所述第四電容的另一端連接所述A/D采樣模塊，所述第三電容的另一端連接所述三極管的集電極; 所述第四電阻的一端連接所述三極管的發(fā)射極，另一端接地。作為上述技術(shù)方案的優(yōu)選，所述PCI芯片設(shè)有FPGA (Field-Programmable Gate Array，現(xiàn)場可編程門陣列)邏輯塊，通過所述FPGA邏輯塊配置相應(yīng)參數(shù)。作為上述技術(shù)方案的優(yōu)選，所述PCI芯片設(shè)有單片機(jī)，通過所述單片機(jī)配置相應(yīng)參數(shù)。本實(shí)用新型實(shí)施例提供的技術(shù)方案帶來的有益效果是通過采用DMA傳輸模式進(jìn)行數(shù)據(jù)訪問，縮短了 PCI芯片的開發(fā)周期，降低了成本，同時(shí)提高了基于PCI總線的雙通道數(shù)據(jù)采集儀的采集速度。

圖1是本實(shí)用新型實(shí)施例1中提供的基于PCI總線的雙通道數(shù)據(jù)采集儀的結(jié)構(gòu)示意圖；圖2是本實(shí)用新型實(shí)施例2中提供的基于PCI總線的雙通道數(shù)據(jù)采集儀的結(jié)構(gòu)示意圖；圖3是本實(shí)用新型實(shí)施例2中提供的信號(hào)處理模塊的結(jié)構(gòu)示意圖；圖4是本實(shí)用新型實(shí)施例2中提供的信號(hào)處理模塊中的衰減網(wǎng)絡(luò)電路的結(jié)構(gòu)示意圖；圖5是本實(shí)用新型實(shí)施例2中提供的信號(hào)處理模塊中的匹配網(wǎng)絡(luò)電路的結(jié)構(gòu)示意圖；[0028]圖6是本實(shí)用新型實(shí)施例2中提供的數(shù)據(jù)采集儀的工作流程圖。
具體實(shí)施方式
為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型實(shí)施方式作進(jìn)一步地詳細(xì)描述。實(shí)施例1參見圖1，本實(shí)施例提供了一種基于PCI總線的雙通道數(shù)據(jù)采集儀，具體包括信號(hào)處理模塊101、A/D采樣模塊102、靜態(tài)RAM存儲(chǔ)器103、邏輯控制模塊104和PCI芯片105， 其中，PCI芯片105采用DMA傳輸模式；信號(hào)處理模塊101接收雙通道(即CHl和CH2)輸入的模擬信號(hào)，將所述模擬信號(hào)輸入到A/D采樣模塊102 ；A/D采樣模塊102處理所述模擬信號(hào)得到數(shù)字信號(hào)；邏輯控制模塊104連接所述A/D采樣模塊102和靜態(tài)RAM存儲(chǔ)器103，用于選擇 A/D采樣模塊103的觸發(fā)方式，以讀取所述數(shù)字信號(hào)，并將所述數(shù)字信號(hào)存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器103中；邏輯控制模塊104還與PCI芯片105進(jìn)行連接，用于通過DMA傳輸模式將存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器103中的數(shù)據(jù)存儲(chǔ)在PCI芯片105。本實(shí)用新型提供的基于PCI總線的雙通道數(shù)據(jù)采集儀，通過采用DMA傳輸模式進(jìn)行數(shù)據(jù)訪問，縮短了 PCI芯片的開發(fā)周期，降低了成本，同時(shí)提高了采集速度。實(shí)施例2參見圖2，本實(shí)施例提供的基于PCI總線的雙通道數(shù)據(jù)采集儀，具體包括信號(hào)處理模塊201、A/D采樣模塊202、靜態(tài)RAM存儲(chǔ)器203、邏輯控制模塊204和PCI芯片205，其中，信號(hào)處理模塊201接收雙通道(即CHl和CH2)輸入的模擬信號(hào)，并連接A/D采樣模塊 202，由A/D采樣模塊202連接邏輯控制模塊204，邏輯控制模塊204還與靜態(tài)RAM存儲(chǔ)器 203和PCI芯片205進(jìn)行連接。信號(hào)處理模塊201對(duì)接收的模擬信號(hào)進(jìn)行處理后，輸送到A/D采樣模塊202，經(jīng)A/ D采樣模塊202處理得到相應(yīng)的數(shù)字化二進(jìn)制數(shù)據(jù)，由邏輯控制模塊204選擇A/D觸發(fā)方式，并讀取A/D采樣模塊202中的二進(jìn)制數(shù)據(jù)，存于靜態(tài)RAM存儲(chǔ)器203中，進(jìn)而將存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器203中的數(shù)據(jù)存儲(chǔ)在PCI芯片205中。其中，參見圖3，該信號(hào)處理模塊201包括衰減網(wǎng)絡(luò)電路2011和匹配網(wǎng)絡(luò)電路 2012，該信號(hào)處理模塊201通過設(shè)置衰減網(wǎng)絡(luò)電路2011和匹配網(wǎng)絡(luò)電路2012，使進(jìn)入A/D 采樣模塊202中的電壓能夠滿足A/D本身的采樣范圍。具體地，如圖4所示的衰減網(wǎng)絡(luò)電路的結(jié)構(gòu)示意圖，該衰減網(wǎng)絡(luò)電路2011由RC網(wǎng)絡(luò)組成，包括電阻分壓電路和電容環(huán)路，該電阻分壓電路的一端連接該電容環(huán)路的一端；其中，電阻分壓電路包括第二電阻R2和第四電阻R4，該第二電阻R2和第四電阻R4串聯(lián)連接， 該第四電阻R4的一端接地；電容環(huán)路包括第一電阻R1、第一電容Cl、第二電容C2、可變電容Ck、第三電阻R3、第五電阻R5和第六電阻R6，該第一電阻R1、第一電容Cl、第二電容C2 和第六電阻R6串聯(lián)連接構(gòu)成第一串聯(lián)電路，該可變電容Ck、第三電阻R3和第五電阻R5串聯(lián)連接構(gòu)成第二串聯(lián)電阻，且該第一串聯(lián)電路和第二串聯(lián)電路并聯(lián)連接，該第一電阻Rl的一端連接第二電阻R2的一端。[0041]該衰減網(wǎng)絡(luò)電路的衰減倍數(shù)由R2/R4決定，可變電容Ck和第二電容C2為補(bǔ)償電容，當(dāng)滿足R2/R4 = C2/Ck時(shí)，分壓比與頻率無關(guān)，達(dá)到最佳補(bǔ)償。通過調(diào)節(jié)可變電容Ck，即可實(shí)現(xiàn)最佳補(bǔ)償。電阻Rl和Cl組成的支路用來補(bǔ)償輸入信號(hào)部分布電容的影響。具體地，匹配網(wǎng)絡(luò)電路2012包括幅度調(diào)節(jié)電路、負(fù)反饋電路和三極管，其中幅度調(diào)節(jié)電路包括偏置電壓和運(yùn)算放大器，負(fù)反饋電路與運(yùn)算放大器進(jìn)行連接，并與三極管進(jìn)行連接，該偏置電壓用于保證匹配網(wǎng)絡(luò)電路輸出的電壓在A/D采樣范圍內(nèi)，偏置電壓與衰減網(wǎng)絡(luò)電路輸出部分，分別連接運(yùn)算放大器的反相輸入端和同相輸入端，并經(jīng)運(yùn)算放大器進(jìn)行減法運(yùn)算后，輸入到三極管中，三極管以射極跟隨方式輸出，以極低的輸出阻抗增加帶負(fù)載的能力，送至A/D采樣模塊202。具體地，如圖5所示的匹配網(wǎng)絡(luò)電路的結(jié)構(gòu)示意圖，匹配網(wǎng)絡(luò)電路包括幅度調(diào)節(jié)電路、負(fù)反饋電路和三極管，其中，該幅度調(diào)節(jié)電路包括偏置電壓和運(yùn)算放大器，還包括第一電阻Rl、第二電阻R2和第五電阻R5，偏置電壓可以先輸入到第一電阻Rl，并通過該第一電阻Rl連接運(yùn)算放大器的反相輸入端，該第一電阻Rl連接第五電阻R5的一端；衰減網(wǎng)絡(luò)電路的輸出端連接第二電阻R2，并由第二電阻R2連接運(yùn)算放大器的同相輸入端；第五電阻 R5的另一端連接A/D采樣模塊202。幅度調(diào)節(jié)電路通過調(diào)節(jié)Rl或R5的值，可改變運(yùn)放電路的放大倍數(shù)；設(shè)置運(yùn)算放大器，可提高整級(jí)電路的輸出阻抗；設(shè)置負(fù)反饋電路，可反饋直流信號(hào)，并通過與運(yùn)算放大器結(jié)合，實(shí)現(xiàn)穩(wěn)定電路的工作狀態(tài)。圖5中的負(fù)反饋電路與幅度調(diào)節(jié)電路中的運(yùn)算放大器進(jìn)行連接，并與三極管進(jìn)行連接，該負(fù)反饋電路包括第一電容Cl、第二電容C2、第三電容C3、第四電容C4和第四電阻 R4，其中第一電容Cl的一端連接運(yùn)算放大器，另一端接地；第二電容C2的一端連接運(yùn)算放大器，另一端接地，并分別與第三電容C3和第四電容C4的一端進(jìn)行連接，第四電容C4的另一端連接A/D采樣模塊，第三電容C3的另一端連接三極管的集電極；第四電阻R4的一端連接三極管的發(fā)射極，另一端接地。圖5中三極管與幅度調(diào)節(jié)電路中的運(yùn)算放大器進(jìn)行連接，并與負(fù)反饋電路和A/D 采樣模塊進(jìn)行連接?？蛇x地，三極管的基極可以連接一第三電阻R3，并由該第三電阻R3連接運(yùn)算放大器。進(jìn)一步地，本實(shí)施例中，由于A/D數(shù)據(jù)采集的輸入端需要連接高輸入阻抗，以減少因信號(hào)源內(nèi)阻分壓而產(chǎn)生的影響，故在匹配網(wǎng)絡(luò)電路中采用運(yùn)算放大電路，又由于該運(yùn)算放大器存在失調(diào)電流和失調(diào)電壓的影響，要求衰減網(wǎng)絡(luò)電路輸出阻抗不能太高，因而在匹配網(wǎng)絡(luò)電路中設(shè)置運(yùn)算放大器及三極管，以輸出低阻抗。A/D采樣模塊202，連接信號(hào)處理模塊201和邏輯控制模塊204，靜態(tài)RAM存儲(chǔ)器 203，連接邏輯控制模塊，該A/D采樣模塊202和靜態(tài)RAM存儲(chǔ)器203的結(jié)構(gòu)均可采用現(xiàn)有技術(shù)，本實(shí)施例不做詳細(xì)說明。本實(shí)施例為了避開復(fù)雜的PCI總線協(xié)議，降低接口難度，縮短開發(fā)周期，采用基于 FPGA實(shí)現(xiàn)的PCI芯片，例如可以采用PLX公司的PCI90M芯片。本實(shí)施例的PCI芯片作為總線控制器，通過FPGA配置相應(yīng)參數(shù)運(yùn)行，其中FPGA起到一個(gè)微控制器的作用，F(xiàn)PGA配置相應(yīng)參數(shù)指的是針對(duì)具體芯片的資料進(jìn)行相應(yīng)的初始化設(shè)置，也可以采用像單片機(jī)來實(shí)現(xiàn)，本實(shí)施例為了提高存儲(chǔ)速率而采用FPGA，通過FPGA的可編程實(shí)現(xiàn)與PCI芯片進(jìn)行控制的數(shù)據(jù)傳輸。另外，基于開發(fā)周期和成本考慮，本實(shí)施例的PCI芯片還采用DMA傳輸模式，從而縮短了開發(fā)周期，降低了成本，同時(shí)提高了采集速度，本實(shí)施例FPGA與PCI之間的數(shù)據(jù)訪問都采用DMA形式。下面結(jié)合圖6，具體說明本實(shí)施例的數(shù)據(jù)采集儀的工作流程步驟601:開始；步驟602 初始化數(shù)據(jù)采集儀；步驟603 對(duì)PCI芯片分配地址；步驟604 加載PCI芯片的驅(qū)動(dòng)程序；步驟605 設(shè)置PCI芯片參數(shù)；具體地，本實(shí)施例通過FPGA設(shè)置PCI芯片參數(shù)，以進(jìn)行數(shù)據(jù)采集，靜態(tài)RAM存儲(chǔ)器作為數(shù)據(jù)采集前端與PCI總線的數(shù)據(jù)緩沖，如以PCI芯片為PCI90M芯片為例進(jìn)行說明， PCI 90M芯片作為主控設(shè)備，利用DMA通道進(jìn)行數(shù)據(jù)傳輸。同時(shí)，F(xiàn)PGA用以實(shí)現(xiàn)PCI 9054 芯片與雙口 SRAM的I/O邏輯、傳輸控制邏輯、中斷邏輯以及主機(jī)對(duì)數(shù)據(jù)采集通道的前端控制。進(jìn)行數(shù)據(jù)采集后，首先將數(shù)據(jù)存儲(chǔ)到靜態(tài)RAM存儲(chǔ)器，當(dāng)靜態(tài)RAM存儲(chǔ)器存儲(chǔ)滿數(shù)據(jù)后，通過FPGA產(chǎn)生局部總線中斷，使PCI90M芯片獲得局部總線的控制權(quán)，并根據(jù)DMA 的起始位將靜態(tài)RAM中的數(shù)據(jù)讀到DMA傳輸?shù)腜CI9054芯片的FIFO (First Input First Output，先入先出陣列)寄存器中，執(zhí)行步驟606 ；步驟606 :PCI總線申請(qǐng)；具體地，本實(shí)施例中在靜態(tài)RAM存儲(chǔ)器存儲(chǔ)滿數(shù)據(jù)后，進(jìn)行PCI總線申請(qǐng)，用來將 PCI芯片的寄存器中的數(shù)據(jù)存儲(chǔ)到PCI芯片的存儲(chǔ)空間。步驟607 判斷是否申請(qǐng)成功，若成功，則執(zhí)行步驟608，否則執(zhí)行步驟606 ；具體地，申請(qǐng)失敗后，則繼續(xù)申請(qǐng)，直到申請(qǐng)成功，執(zhí)行申請(qǐng)成功后的操作。步驟608 :DMA傳輸并向CPU (Central Processing Unit,中央處理器)請(qǐng)求中斷；具體地，若申請(qǐng)成功，則根據(jù)DMA將PCI芯片的寄存器中的數(shù)據(jù)寫入PCI芯片的存儲(chǔ)空間，從而實(shí)現(xiàn)一次采樣和傳輸，并向CPU請(qǐng)求中斷；步驟609 判斷傳輸是否結(jié)束，若結(jié)束，則執(zhí)行步驟610，否則，執(zhí)行步驟605 ；具體地，如獲取到CPU返回的中斷命令，則表示傳輸結(jié)束，若沒有獲取到中斷命令，則表示傳輸沒有結(jié)束，需要重新設(shè)置PCI芯片參數(shù)，進(jìn)行靜態(tài)RAM存儲(chǔ)。步驟610 資源釋放、卸載驅(qū)動(dòng)程序，步驟結(jié)束。本實(shí)施例提供的基于PCI總線的雙通道數(shù)據(jù)采集儀，由于采用DMA傳輸模式，縮短了開發(fā)周期，降低了成本，同時(shí)提高了采集速度，且通過FPGA配置相應(yīng)參數(shù)運(yùn)行，提高了存儲(chǔ)速率。最后應(yīng)說明的是以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案，而非對(duì)其限制； 盡管參照前述實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解: 其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型各實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求1.一種基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，具體包括信號(hào)處理模塊、模擬 /數(shù)字A/D采樣模塊、靜態(tài)隨機(jī)存取存儲(chǔ)器RAM存儲(chǔ)器、邏輯控制模塊和外設(shè)組件互連標(biāo)準(zhǔn) PCI芯片，所述PCI芯片采用直接內(nèi)存訪問DMA傳輸模式；所述信號(hào)處理模塊接收雙通道輸入的模擬信號(hào)，將所述模擬信號(hào)輸入到所述A/D采樣模塊；所述A/D采樣模塊處理所述模擬信號(hào)得到數(shù)字信號(hào)；所述邏輯控制模塊連接所述A/D采樣模塊和靜態(tài)RAM存儲(chǔ)器，用于選擇A/D采樣模塊的觸發(fā)方式，以讀取所述數(shù)字信號(hào)，并將所述數(shù)字信號(hào)存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器中；所述邏輯控制模塊還與所述PCI芯片連接，用于通過DMA傳輸模式將存儲(chǔ)在所述靜態(tài) RAM存儲(chǔ)器中的數(shù)據(jù)存儲(chǔ)在所述PCI芯片。
2.如權(quán)利要求1所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述信號(hào)處理模塊具體包括衰減網(wǎng)絡(luò)電路和匹配網(wǎng)絡(luò)電路，所述衰減網(wǎng)絡(luò)電路接收雙通道輸入的模擬信號(hào)，并由匹配網(wǎng)絡(luò)電路將所述模擬信號(hào)輸入到所述A/D采樣模塊。
3.如權(quán)利要求2所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述衰減網(wǎng)絡(luò)電路具體包括電阻分壓電路和電容環(huán)路；所述電阻分壓電路包括第二電阻和第四電阻，所述第二電阻和所述第四電阻串聯(lián)連接，所述第四電阻的一端接地；所述電容環(huán)路包括第一電阻、第一電容、第二電容、可變電容、第三電阻、第五電阻和第六電阻，所述第一電阻、所述第一電容、所述第二電容和所述第六電阻串聯(lián)連接構(gòu)成第一串聯(lián)電路，所述可變電容、所述第三電阻和所述第五電阻串聯(lián)連接構(gòu)成第二串聯(lián)電阻，且所述第一串聯(lián)電路和所述第二串聯(lián)電路并聯(lián)連接。
4.如權(quán)利要求2所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述匹配網(wǎng)絡(luò)電路具體包括幅度調(diào)節(jié)電路、負(fù)反饋電路和三極管；所述幅度調(diào)節(jié)電路包括偏置電壓和運(yùn)算放大器，所述偏置電壓輸出的電壓輸入到所述運(yùn)算放大器的反相輸入端，所述衰減網(wǎng)絡(luò)電路輸出的信號(hào)輸入到所述運(yùn)算放大器的同相輸入端，所述三極管接收所述運(yùn)算放大器輸出的信號(hào)；所述負(fù)反饋電路與所述運(yùn)算放大器和所述三極管分別進(jìn)行連接；所述三極管連接所述運(yùn)算放大器，以射極跟隨方式輸出信號(hào)，并輸送至所述A/D采樣模塊。
5.如權(quán)利要求4所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述幅度調(diào)節(jié)電路還包括第一電阻、第二電阻和第五電阻，所述偏置電壓連接第一電阻，并通過所述第一電阻連接所述運(yùn)算放大器的反相輸入端，所述第一電阻連接所述第五電阻的一端；所述衰減網(wǎng)絡(luò)電路的輸出端連接所述第二電阻，并通過所述第二電阻連接所述運(yùn)算放大器的同相輸入端；所述第五電阻的另一端連接所述A/D采樣模塊；所述負(fù)反饋電路具體包括第一電容、第二電容、第三電容、第四電容和第四電阻，所述第一電容的一端連接所述運(yùn)算放大器，另一端接地；所述第二電容的一端連接所述運(yùn)算放大器，另一端接地，并與所述第三電容和所述第四電容的一端分別進(jìn)行連接，所述第四電容的另一端連接所述A/D采樣模塊，所述第三電容的另一端連接所述三極管的集電極；所述第四電阻的一端連接所述三極管的發(fā)射極，另一端接地。
6.如權(quán)利要求1所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述PCI芯片設(shè)有現(xiàn)場可編程門陣列FPGA邏輯塊，通過所述FPGA邏輯塊配置相應(yīng)參數(shù)。
7.如權(quán)利要求1所述的基于PCI總線的雙通道數(shù)據(jù)采集儀，其特征在于，所述PCI芯片設(shè)有單片機(jī)，通過所述單片機(jī)配置相應(yīng)參數(shù)。
專利摘要本實(shí)用新型公開了一種基于PCI總線的雙通道數(shù)據(jù)采集儀，屬于自動(dòng)化測(cè)試領(lǐng)域。所述數(shù)據(jù)采集儀包括信號(hào)處理模塊、A/D采樣模塊、靜態(tài)RAM存儲(chǔ)器、邏輯控制模塊和PCI芯片，PCI芯片采用DMA傳輸模式，信號(hào)處理模塊連接A/D采樣模塊，邏輯控制模塊連接A/D采樣模塊和靜態(tài)RAM存儲(chǔ)器，用于選擇A/D采樣模塊的觸發(fā)方式，以讀取數(shù)字信號(hào)，并將數(shù)字信號(hào)存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器中；邏輯控制模塊還與PCI芯片進(jìn)行連接，用于將存儲(chǔ)在靜態(tài)RAM存儲(chǔ)器中的數(shù)據(jù)存儲(chǔ)在PCI芯片。本實(shí)用新型通過采用DMA傳輸模式進(jìn)行數(shù)據(jù)訪問，縮短了PCI芯片的開發(fā)周期，降低了成本，同時(shí)提高了采集速度。
文檔編號(hào)G06F13/28GK202058149SQ20112017992
公開日2011年11月30日 申請(qǐng)日期2011年5月31日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者雷海東 申請(qǐng)人:江漢大學(xué)