專(zhuān)利名稱(chēng)：通訊設(shè)備的中斷擴(kuò)展電路的制作方法
技術(shù)領(lǐng)域：
通訊設(shè)備的中斷擴(kuò)展電路
技術(shù)領(lǐng)域：
本實(shí)用新型涉及通訊設(shè)備技術(shù)領(lǐng)域，特別涉及一種通訊設(shè)備的中斷擴(kuò)展電路。背景技術(shù)：
在通訊設(shè)備技術(shù)領(lǐng)域中由于成本的壓力，通訊設(shè)備的CPU接口資源有限，中斷接口資源尤其緊張，實(shí)際設(shè)計(jì)應(yīng)用中往往出現(xiàn)中斷資源不夠用的情況，這就需要對(duì)中斷接口進(jìn)行擴(kuò)展。通訊設(shè)備的CPU的中斷擴(kuò)展，主要有兩種方式，一種是使用專(zhuān)用的中斷擴(kuò)展芯片；其運(yùn)用中斷擴(kuò)展芯片的成本比較高。另一種是用普通的GPIO(通用輸入/輸出接口) 軟件模擬中斷，通過(guò)軟件不間斷實(shí)時(shí)查詢(xún)通訊設(shè)備GPIO接口狀態(tài)的方式實(shí)現(xiàn)信號(hào)偵聽(tīng)，從而實(shí)現(xiàn)中斷功能；其該種通過(guò)軟件不間斷實(shí)時(shí)輪詢(xún)GPIO接口狀態(tài)來(lái)判斷中斷是否觸發(fā)，這樣做大大占用了軟件和系統(tǒng)資源，造成系統(tǒng)效率低，并且受輪詢(xún)周期長(zhǎng)短的影響，還可能存在中斷觸發(fā)信號(hào)無(wú)法捕捉的風(fēng)險(xiǎn)，影響系統(tǒng)的可靠性。

發(fā)明內(nèi)容本實(shí)用新型要解決的技術(shù)問(wèn)題，在于提供一種低成本高效率的通訊設(shè)備的中斷擴(kuò)展電路。本實(shí)用新型是這樣實(shí)現(xiàn)的一種通訊設(shè)備的中斷擴(kuò)展電路，包括中斷觸發(fā)電路、上下拉電阻、通訊設(shè)備的CPU中斷輸入接口 IRQ(中斷請(qǐng)求)以及通訊設(shè)備的GPIO接口 ；所述中斷觸發(fā)電路與所述上下拉電阻連接；所述中斷觸發(fā)電路的輸出端與所述通訊設(shè)備的CPU 中斷輸入接口 IRQ連接；所述中斷觸發(fā)電路的輸入端與所述通訊設(shè)備的GPIO接口連接。進(jìn)一步地，所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“與”功能邏輯電路。所述上下拉電阻包括電阻R1、電阻R2、電阻R3 ；所述電阻Rl的一端與所述“與”功能邏輯電路的一輸入端連接，所述電阻Rl的另一端與電源電壓供電端連接；所述電阻R2的一端與所述 “與”功能邏輯電路的另一輸入端連接，所述電阻R2的另一端與電源電壓供電端連接；所述電阻R3的一端與所述“與”功能邏輯電路的輸出端連接；所述電阻R3的另一端與電源電壓供電端連接；所述“與”功能邏輯電路的另一輸入端與所述通訊設(shè)備的GPIO接口連接。進(jìn)一步地，所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“或”功能邏輯電路。所述上下拉電阻包括電阻R4、電阻R5、電阻R6 ；所述電阻R4的一端與所述“或”功能邏輯電路的一輸入端連接，所述電阻R4的另一端與電源接地點(diǎn)連接；所述電阻R5的一端與所述“或” 功能邏輯電路的另一輸入端連接，所述電阻R5的另一端與電源接地點(diǎn)連接；所述電阻R6的一端與所述或”功能邏輯電路的輸出端連接；所述電阻R6的另一端與電源接地點(diǎn)連接；所述或”功能邏輯電路的另一輸入端與所述通訊設(shè)備的GPIO接口連接。本實(shí)用新型的優(yōu)點(diǎn)在于本實(shí)用新型利用能夠?qū)崿F(xiàn)“與”功能(低電平觸發(fā)的中斷觸發(fā)電路)或者“或”功能(高電平觸發(fā)的中斷觸發(fā)電路)的簡(jiǎn)單邏輯電路向通訊設(shè)備的系統(tǒng)發(fā)送中斷請(qǐng)求，其用上下拉電阻來(lái)確認(rèn)其簡(jiǎn)單邏輯電路的默認(rèn)電平；并用通訊設(shè)備的 GPIO接口或者其他能夠識(shí)別信號(hào)變化的端口做輔助，實(shí)現(xiàn)通訊設(shè)備的系統(tǒng)中斷擴(kuò)展。本實(shí)
3用新型可以大大節(jié)省通訊設(shè)備系統(tǒng)的資源，是一種低成本高效率的中斷擴(kuò)展電路。
圖1是本實(shí)用新型的結(jié)構(gòu)示意圖。圖2是本實(shí)用新型第一實(shí)施例的結(jié)構(gòu)示意圖。圖3是本實(shí)用新型第二實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施方式請(qǐng)參閱圖1所示，本實(shí)用新型的通訊設(shè)備的中斷擴(kuò)展電路，包括中斷觸發(fā)電路、上下拉電阻、通訊設(shè)備的CPU中斷輸入接口 IRQ以及通訊設(shè)備的GPIO接口 ；所述中斷觸發(fā)電路與所述上下拉電阻連接；其用上下拉電阻來(lái)確認(rèn)其簡(jiǎn)單邏輯電路的默認(rèn)電平；所述中斷觸發(fā)電路的輸出端與所述通訊設(shè)備的CPU中斷輸入接口 IRQ連接；所述中斷觸發(fā)電路的輸入端與所述通訊設(shè)備的GPIO接口連接。如圖2所示，是本實(shí)用新型的第一實(shí)施例的結(jié)構(gòu)示意圖。所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“與”功能邏輯電路(其“與”功能邏輯電路可以是集成IC實(shí)現(xiàn)； 也可以用分立元件實(shí)現(xiàn)如二極管、三極管等的組合電路；也可以是與門(mén)邏輯電路實(shí)現(xiàn)等)。 所述上下拉電阻包括電阻R1、電阻R2、電阻R3 ；所述電阻Rl的一端與所述“與”功能邏輯電路的一輸入端連接，所述電阻Rl的另一端與電源電壓供電端(VCC)連接；所述電阻R2的一端與所述“與”功能邏輯電路的另一輸入端連接，所述電阻R2的另一端與電源電壓供電端連接；所述電阻R3的一端與所述“與”功能邏輯電路的輸出端連接；所述電阻R3的另一端與電源電壓供電端連接；所述“與”功能邏輯電路邏輯電路的另一輸入端與所述通訊設(shè)備的 GPIO接口連接。如圖3所示，是本實(shí)用新型的第二實(shí)施例的結(jié)構(gòu)示意圖。所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“或”功能邏輯電路(其“或”功能邏輯電路可以是集成IC實(shí)現(xiàn)； 也可以用分立元件實(shí)現(xiàn)如二極管、三極管等的組合電路；也可以是或門(mén)邏輯電路實(shí)現(xiàn)等)。 所述上下拉電阻包括電阻R4、電阻R5、電阻R6 ；所述電阻R4的一端與所述“或”功能邏輯電路的一輸入端連接，所述電阻R4的另一端與電源接地點(diǎn)(GND)連接；所述電阻R5的一端與所述“或”功能邏輯電路的另一輸入端連接，所述電阻R5的另一端與電源接地點(diǎn)連接；所述電阻R6的一端與所述“或”功能邏輯電路的輸出端連接；所述電阻R6的另一端與電源接地點(diǎn)連接；所述或”功能邏輯電路的另一輸入端與所述通訊設(shè)備的GPIO接口連接。本實(shí)用新型擴(kuò)展電路的具體擴(kuò)展機(jī)制如下低(高)電平中斷觸發(fā)電路當(dāng)IRQO或IRQl (其IRQO和IRQl是外部觸發(fā)的信號(hào)源)出現(xiàn)低(高)電平時(shí)，觸發(fā)“與”(“或”)功能邏輯電路輸出發(fā)生變化，IRQ則也變?yōu)榈?(高)電平，通訊設(shè)備的系統(tǒng)中斷被觸發(fā)。通訊設(shè)備的系統(tǒng)通過(guò)監(jiān)測(cè)對(duì)應(yīng)GPIO接口或者其他識(shí)別端口上的中斷信號(hào)判斷出中斷是由IRQO或IRQl產(chǎn)生，從而調(diào)用不同的中斷服務(wù)程序；其用上下拉電阻(電阻R1、電阻R2、電阻R3或者電阻R4、電阻R5、電阻R6)來(lái)確認(rèn)其簡(jiǎn)單邏輯電路的默認(rèn)電平。本實(shí)用新型無(wú)需外加成本昂貴的中斷擴(kuò)展芯片，不需要軟件不間斷實(shí)時(shí)監(jiān)聽(tīng)GPIO接口狀態(tài)；只需要簡(jiǎn)單“與”功能邏輯電路或者“或”功能邏輯電路的邏輯電路就可以實(shí)現(xiàn)中斷擴(kuò)展電路；其收到IRQO或IRQl的中斷信號(hào)后查詢(xún)一次GPIO接口的狀態(tài)即可實(shí)現(xiàn)具體中斷源的判斷。 以上所述僅為本實(shí)用新型的較佳實(shí)施例，凡依本實(shí)用新型申請(qǐng)專(zhuān)利范圍所做的均等變化與修飾，皆應(yīng)屬本實(shí)用新型的涵蓋范圍。
權(quán)利要求1.一種通訊設(shè)備的中斷擴(kuò)展電路，其特征在于包括中斷觸發(fā)電路、上下拉電阻、通訊設(shè)備的CPU中斷輸入接口 IRQ以及通訊設(shè)備的GPIO接口 ；所述中斷觸發(fā)電路與所述上下拉電阻連接；所述中斷觸發(fā)電路的輸出端與所述通訊設(shè)備的CPU中斷輸入接口 IRQ連接；所述中斷觸發(fā)電路的輸入端與所述通訊設(shè)備的GPIO接口連接。
2.根據(jù)權(quán)利要求1所述的通訊設(shè)備的中斷擴(kuò)展電路，其特征在于所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“與”功能邏輯電路。
3.根據(jù)權(quán)利要求1所述的通訊設(shè)備的中斷擴(kuò)展電路，其特征在于所述中斷觸發(fā)電路是帶有兩輸入端、一輸出端的“或”功能邏輯電路。
4.根據(jù)權(quán)利要求2所述的通訊設(shè)備的中斷擴(kuò)展電路，其特征在于所述上下拉電阻包括電阻R1、電阻R2、電阻R3 ；所述電阻Rl的一端與所述“與”功能邏輯電路的一輸入端連接，所述電阻Rl的另一端與電源電壓供電端連接；所述電阻R2的一端與所述“與”功能邏輯電路的另一輸入端連接，所述電阻R2的另一端與電源電壓供電端連接；所述電阻R3的一端與所述“與”功能邏輯電路的輸出端連接；所述電阻R3的另一端與電源電壓供電端連接； 所述“與”功能邏輯電路的另一輸入端與所述通訊設(shè)備的GPIO接口連接。
5.根據(jù)權(quán)利要求3所述的通訊設(shè)備的中斷擴(kuò)展電路，其特征在于所述上下拉電阻包括電阻R4、電阻R5、電阻R6 ；所述電阻R4的一端與所述“或”功能邏輯電路的一輸入端連接，所述電阻R4的另一端與電源接地點(diǎn)連接；所述電阻R5的一端與所述“或”功能邏輯電路的另一輸入端連接，所述電阻R5的另一端與電源接地點(diǎn)連接；所述電阻R6的一端與所述 “或”功能邏輯電路的輸出端連接；所述電阻R6的另一端與電源接地點(diǎn)連接；所述“或”功能邏輯電路的另一輸入端與所述通訊設(shè)備的GPIO接口連接。
專(zhuān)利摘要本實(shí)用新型提供了一種通訊設(shè)備的中斷擴(kuò)展電路，包括中斷觸發(fā)電路、上下拉電阻、通訊設(shè)備的CPU中斷輸入接口IRQ以及通訊設(shè)備的GPIO接口；所述中斷觸發(fā)電路與所述上下拉電阻連接；所述中斷觸發(fā)電路的輸出端與所述通訊設(shè)備的CPU中斷輸入接口IRQ連接；所述中斷觸發(fā)電路的輸入端與所述通訊設(shè)備的GPIO接口連接。本實(shí)用新型無(wú)需外加成本昂貴的中斷擴(kuò)展芯片，只需要簡(jiǎn)單“與”功能邏輯電路或者“或”功能邏輯電路就可以實(shí)現(xiàn)中斷擴(kuò)展電路；相對(duì)于傳統(tǒng)的中斷軟件輪詢(xún)機(jī)制，本實(shí)用新型可以大大節(jié)省通訊設(shè)備系統(tǒng)的資源，是一種低成本高效率的中斷擴(kuò)展電路。
文檔編號(hào)G06F13/24GK202267957SQ20112036266
公開(kāi)日2012年6月6日 申請(qǐng)日期2011年9月23日 優(yōu)先權(quán)日2011年9月23日
發(fā)明者劉建文, 趙生全 申請(qǐng)人:福建星網(wǎng)銳捷通訊股份有限公司