專利名稱：B類lxi任意波形發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種B類LXI總線任意波形發(fā)生器電路。
背景技術(shù)：
Agilent和VXI Technology公司于2004年提出了一種新的儀器總線-LXI (LANextensions for Instrumentation)。LXI儀器無須專門的背板總線機箱和零槽控制器,直接利用通用PC的標準LAN接口，很大程度上降低了開發(fā)和應(yīng)用成本。而LAN又是業(yè)界最穩(wěn)定和生命周期最長并且還在不斷發(fā)展的開放式工業(yè)標準，各廠商很容易將現(xiàn)有的儀器產(chǎn)品移植到LAN平臺上來，這些都為組建更大范圍的分布式自動測控系統(tǒng)提供了方便。同時LXI總線標準定義了基于IEEE1588的精密時間同步功能，在測試測量領(lǐng)域第一次引入了基于時間觸發(fā)的概念，很容易構(gòu)建實時測試系統(tǒng)。隨著測試測量技術(shù)的發(fā)展，信號測試中對測試所需的激勵源要求也越來越高。一方面要求信號源能產(chǎn)生復(fù)雜信號波形，另一方面要求信號的帶寬要足夠大。在這種情況下，現(xiàn)有的信號源大都滿足不了這種需求。特別是在分布式測控系統(tǒng)中，要求測試儀器具有遠距離程控功能，現(xiàn)有的總線如GPIB、PCI/PXI等都無法很好的滿足要求，LXI總線的任意波形發(fā)生器系統(tǒng)的解決了標準波及任意波形產(chǎn)生、信號帶寬高、易于組建分布式測控系統(tǒng)等問題。該LXI總線的B類儀器所具有的IEEE 1588精密時間同步協(xié)議，實現(xiàn)了儀器在納秒級的遠程觸發(fā)同步功能，能夠在ATS (Automatic Test System)中發(fā)揮重要作用。

實用新型內(nèi)容基于LXI總線標準，本實用新型提供了一種B類LXI任意波形發(fā)生器。本實用新型的技術(shù)解決方案B類LXI任意波形發(fā)生器，其特殊之處在于包括B類LXI接口模塊、任意波形發(fā)生器功能模塊以及LED指示模塊；所述B類LXI接口模塊包括嵌入式處理器電路、IEEE 1588觸發(fā)管理電路、FLASH存儲電路、DDR動態(tài)存儲電路以及LAN接口通信電路；嵌入式處理器電路是用于提供與控制計算機通訊的網(wǎng)絡(luò)接口，實現(xiàn)程序存儲和處理相關(guān)的LXI總線協(xié)議；IEEE 1588觸發(fā)管理電路用于處理1588協(xié)議，管理1588相關(guān)觸發(fā)和提取時間戳；[0011 ] FLASH存儲電路用于存儲系統(tǒng)數(shù)據(jù)和應(yīng)用程序；DDR動態(tài)存儲電路用于動態(tài)存儲過程數(shù)據(jù)，為應(yīng)用程序的讀取、執(zhí)行提供緩沖；LAN接口通信電路提供與控制計算機通訊的硬件通路；任意波形發(fā)生器功能模塊包括總線接口電路、SDRAM存儲器電路、FPGA控制電路、時鐘產(chǎn)生電路、DAC轉(zhuǎn)換電路、濾波電路、直流偏置電路、衰減電路、高低增益電路和校準電路，所述總線接口電路的一端與B類LXI接口模塊相互連接，所述總線接口電路的另一端與DAC轉(zhuǎn)換電路相互連接，所述DAC轉(zhuǎn)換電路輸出給濾波電路，所述濾波電路輸出給高低增益電路，所述高低增益電路輸出給衰減電路，所述衰減電路輸出給直流偏置電路，所述直流偏執(zhí)電路輸出給DAC轉(zhuǎn)換電路，所述FPGA控制電路與DAC轉(zhuǎn)換電路、濾波電路、SDRAM存儲器電路以及校準電路相互連接，所述校準電路與衰減電路相互連接。上述嵌入式處理器電路包括PowerPC處理器(Ul)，所述PowerPC處理器(Ul)包括內(nèi)部總線接口(UlA)、DDR SDRAM控制器接口(UlB)、本地總線接口(UlC)、網(wǎng)絡(luò)MAC接口(U1G)、主時鐘和IO 口 (UlD)，所述內(nèi)部總線接口 (UlA)與PCI接口 (2)通信連接，所述DDRSDRAM控制器接口(UlB)為DDR動態(tài)存儲電路提供地址、數(shù)據(jù)和控制鏈路；所述本地總線接口(UlC)為FLASH存儲電路提供接口，所述網(wǎng)絡(luò)MAC接口(UlG)提供兩路自適應(yīng)網(wǎng)絡(luò)通路，第一路與LAN接口通信電路相連、第二路用于向IEEE 1588觸發(fā)管理電路提供IEEE 1588協(xié)議的PPS時鐘和I/O端口 ；所述主時鐘和IO 口(UlD)中主時鐘用于為PowerPC處理器的 時鐘輸入，IO 口用于向IEEE 1588觸發(fā)管理電路提供觸發(fā)通路以及向LED指示模塊提供控制端口。上述B類LXI接口模塊還包括用于實現(xiàn)GPIB/USB硬件通路的GPIB/USB接口電路，本地總線接口(UlC)還為GPIB接口電路提供接口，所述GPIB/USB接口電路與本地總線接口 (UlC)連接。上述IEEE 1588觸發(fā)管理電路包括可編程邏輯器件FPGA (U20)，所述可編程邏輯器件FPGA(U20)的LLD[0:7]數(shù)據(jù)線與PowerPC處理器(Ul)的本地總線電路連接；所述可編程邏輯器件FPGA (U20)的F1588_I0與PowerPC處理器(Ul)的IEEE1588I/0端口連接；可編程邏輯器件FPGA (U20)輸出端與LAN接口電路的PPS秒脈沖F1588_CLK0UT管腳連接。上述FLASH存儲電路包括用于完成程序及數(shù)據(jù)存儲的32MB的NOR FLASH芯片(U6)、第一地址鎖存器芯片(U4)、第二地址鎖存器芯片(U5)以及用于數(shù)據(jù)緩沖的門電路(U7)，所述第一地址鎖存器芯片(U4)、第二地址鎖存器芯片(U5)、門電路(U7)依次串聯(lián)，形成緩沖電路，所述32MB的NOR FLASH芯片(U6)通過緩沖電路與PowerPC處理器的本地總線接口(UlC)電路連接；所述DDR動態(tài)存儲電路包括兩個并聯(lián)的第一 DDR SDRAM存儲芯片(U2)第二 DDRSDRAM存儲芯片(U3)，所述第一 DDR SDRAM存儲芯片(U2)和第二 DDR SDRAM存儲芯片(U3)均與DDR SDRAM控制器接口(UlB)連接；所述LAN接口通信電路包括網(wǎng)絡(luò)PHY芯片(U12)、反相器(U13)、壓控振蕩器(Y2)以及Π型低通濾波器，所述放大器(U13)的輸入端接收可編程邏輯器件FPGA (U20)的PWM脈寬調(diào)制后信號(CP_0UT)，所述放大器(U13)的輸出端輸出PWM脈寬調(diào)制后信號(CP_0UT)的反向信號給Π型低通濾波器的輸入端，所述Π型低通濾波器的輸出端與壓控振蕩器(Y2)控制端連接，所述壓控振蕩器(Y2)的輸出端與網(wǎng)絡(luò)PHY芯片(U12)連接。LED指示模塊包括驅(qū)動電路(U50)、第一共陰極三色發(fā)光二極管(Dl)、第二共陰極三色發(fā)光二極管(D2)和第三共陰極三色發(fā)光二極管(D3)，所述第一共陰極三色發(fā)光二極管(Dl)與驅(qū)動電路(Ul)連接，所述第二共陰極三色發(fā)光二極管(D2)和第三共陰極三色發(fā)光二極管(D3)與PowerPC處理器的主時鐘和10 口(UlD)的10 口連接。上述LAN接口通信電路包括網(wǎng)絡(luò)PHY芯片(U12)、反相器(U13)、壓控振蕩器(Y2)以及TI型低通濾波器，所述放大器U13的輸入端接收可編程邏輯器件FPGA (U20)的PWM脈寬調(diào)制后信號(CP_OUT)后，通過反相器(U13)輸出CP_OUT的反向信號，TI型低通濾波器的輸入端接CP_OUT的反向信號，TI型低通濾波器的輸出端送入壓控振蕩器(Y2)控制端，所述壓控振蕩器(Y2)的輸出端與網(wǎng)絡(luò)PHY芯片(U12)連接；上述GPIB/USB接口電路包括GPIB接口芯片(UlO)、USB接口芯片(U29)，GPIB接口芯片(UlO)與本地總線接口(UlC)相連，USB接口芯片(U29)與PowerPC處理器的本地總線接口(UlC)相連。上述DDR SDRAM控制器接口(UlB)和DDR動態(tài)存儲電路連接線路中還包括匹配電阻(RN16 RN26)，所述主時鐘和IO 口(UlD)和PowerPC處理器的時鐘輸入鏈路上還設(shè)置有時鐘分配芯片(U43)，所述DDR動態(tài)存儲電路還包括端接電阻和電壓驅(qū)動芯片(U44)，所述第一 DDRSDRAM存儲芯片(U2)的輸入端接有端接電阻(R176-R180)，所述第二 DDR SDRAM存儲芯片(U3)的輸入端接有端接電阻(R171-R184)。FPGA控制電路包括總線接口、命令寄存器、狀態(tài)寄存器、配置寄存器、序列寄存器、波形數(shù)據(jù)緩沖單元、SDRAM控制接口、時鐘邏輯電路、主控制邏輯以及模擬通道接口，所述命令寄存器、狀態(tài)寄存器以及配置寄存器均與總線接口和主控制邏輯相互連接，所述序列寄存器和波形數(shù)據(jù)緩沖單元均與主控制邏輯和SDRAM控制接口相互連接，所述時鐘邏輯電路和模擬通道接口均與主控制邏輯相互連接。本實用新型所具有的優(yōu)點I、本實用新型通過LXI總線接口，上位機(計算機)將任意波形的樣本(SAMPLE)數(shù)據(jù)及其控制指令通過LAN接口下載到B類LXI接口模塊，接口模塊電路完成協(xié)議解析后，將數(shù)據(jù)及其控制指令通過本地總線下載到任意波形發(fā)生器功能模塊的MEMORY存貯，通過本板波形產(chǎn)生引擎，將數(shù)據(jù)讀出到數(shù)模轉(zhuǎn)換電路，經(jīng)過濾波、增益、衰減等模擬輸出通道將波形輸出。2、本實用新型DDR SDRAM控制器接口 UlB和DDR動態(tài)存儲電路連接線路中還包括匹配電阻RN16 RN26，消除高速傳輸時因阻抗匹配而引起的信號反射。3、本實用新型主時鐘和IO 口 UlD和PowerPC處理器的時鐘輸入鏈路上還設(shè)置有時鐘分配芯片U43，增強時鐘驅(qū)動能力和時鐘穩(wěn)定性。4、本實用新型DDR動態(tài)存儲電路還包括端接電阻和電壓驅(qū)動芯片U44，第一 DDRSDRAM存儲芯片U2的輸入端接有端接電阻R176-R180，第二 DDR SDRAM存儲芯片U3的輸入端接有端接電阻R171-R184，提高DDR存儲的可靠性，設(shè)計了端接電阻RN [27:34]，由U44提供端接電壓VTT和DDR驅(qū)動參考電壓MPC_MVREF。

圖I為本實用新型B類LXI任意波形發(fā)生器的原理圖；圖2為本實用新型嵌入式處理器電路原理圖；[0040]其中圖2a為U1A，圖2b為U1B，圖2c為U1C，圖2d為U1D，圖2e為U1F，圖2f■為UlG ；圖3為本實用新型IEEE 1588觸發(fā)管理電路原理圖；圖4為本實用新型FLASH存儲電路原理圖；圖5為本實用新型DDR動態(tài)存儲電路原理圖；圖6為本實用新型LAN接口通信電路原理圖；圖7為本實用新型內(nèi)部總線接口電路原理圖；圖8為本實用新型GPIB/USB接口電路原理圖；圖9為本實用新型LED指示模塊原理圖；圖10為本實用新型FPGA控制電路原理圖；圖11為本實用新型DAC轉(zhuǎn)換電路原理圖；圖12為本實用新型濾波電路原理圖；圖13為本實用新型直流偏置電路原理圖；圖14為本實用新型衰減電路原理圖；圖15為本實用新型高低增益電路原理圖；圖16為本實用新型校準電路原理圖。
具體實施方式
如圖I所示,嵌入式處理器電路中使用PowerPC處理器,主頻高達667MHz。該電路中，使用32bit、運行頻率66MHz的內(nèi)部總線接口 UlA與任意波形發(fā)生器功能模塊進行通信連接，發(fā)送數(shù)據(jù)包和指令包；DDR SDRAM控制器接口 UlB為DDR動態(tài)存儲電路提供地址、數(shù)據(jù)和控制鏈路，在各連接線路中增加匹配電阻RN16 RN26，消除高速傳輸時因阻抗匹配而引起的信號反射；本地總線UlC采用32bit地址線與數(shù)據(jù)線復(fù)用的方式，為FLASH、GPIB等外設(shè)提供接口 ；網(wǎng)絡(luò)MAC接口 UlG提供兩路1000M/1OOM/1OM自適應(yīng)網(wǎng)絡(luò)通路，第一路與LAN接口通信電路的PHY直接相連、第二路通路提供IEEE 1588協(xié)議的PPS時鐘和I/O端口，同時CFG_RS[0:3]設(shè)置PowerPC起動配置字，決定系統(tǒng)的啟動模式；外部串行通信控制接口 UlF提供USB接口、RS232接口、IIC接口和SPI接口 ；主時鐘和IO 口 UlD中，使用外部66MHz有源晶振作為PowerPC處理器主時鐘，通過一個時鐘分配芯片U43，增強時鐘驅(qū)動能力和時鐘穩(wěn)定性，用IO 口來作為LXI_TRIG[0:7]的8個觸發(fā)通路和LED指示模塊的控制端口。如圖2所示，IEEE 1588觸發(fā)管理電路采用可編程邏輯器件FPGA來實現(xiàn)，8位數(shù)據(jù)線LLD[0:7]與PowerPC的LocalBus連接，建立PowerPC處理器和FPGA之間的通信，也可以使用SPI 口進行簡單的控制；LXI_TRIG[0:7]在接收到LXI出發(fā)后，進行觸發(fā)路由等相關(guān)處理，同時將觸發(fā)送入PowerPC中，完成觸發(fā)動作，發(fā)送觸發(fā)信號也是由這8根觸發(fā)線完成；F1588_I0收發(fā)1588事件到FPGA中進行處理；F_1588_PPS輸出由FPGA處理的1588PPS秒脈沖，CP_0UT是經(jīng)過FPGA進行PWM脈寬調(diào)制后的輸出信號，用來調(diào)整網(wǎng)絡(luò)傳輸時鐘，F(xiàn)l 588_CLKOUT接收由網(wǎng)絡(luò)PHY輸出的PPS秒脈沖，LAN_X1接收網(wǎng)絡(luò)PHY晶振時鐘。當(dāng)需要調(diào)整網(wǎng)絡(luò)時鐘時，LAN_X1將當(dāng)前網(wǎng)絡(luò)時鐘反饋到FPGA中，F(xiàn)PGA通過一定的PWM算法，輸出CP_0UT來調(diào)整當(dāng)前時鐘。[0057]如圖3所示，F(xiàn)LASH存儲電路采用32MB的NOR FLASH來完成程序及數(shù)據(jù)的存儲，U6與PowerPC的LocalBus連接，使用2個16bit的地址鎖存器芯片U4/U5，I個16bit的門電路U7進行數(shù)據(jù)緩沖，提信號高穩(wěn)定性。如圖4所示，DDR動態(tài)存儲電路實現(xiàn)數(shù)據(jù)的高速緩存，使用2片64MB的16bitDDRSDRAM存儲芯片U2/U3直接與PowerPC DDR控制器相連，為了提高DDR存儲的可靠性，設(shè)計了端接電阻RN[27:34]，由U44提供端接電壓VTT和DDR驅(qū)動參考電壓MPC_MVREF。如圖5所示，U12為網(wǎng)絡(luò)PHY芯片，在上位機與B類LXI任意波形發(fā)生器之間提供網(wǎng)絡(luò)通信接口，同時硬件提取IEEE 1588時間戳。U13在接收CP_0UT信號后進行反向，然后通過由C68、C62、C67、R58組成的TI型低通濾波器，將始終PWM調(diào)制信號CP_0UT送入壓控振蕩器Y2控制端，進行本地網(wǎng)絡(luò)時鐘調(diào)整。U[15:19]和撥碼開關(guān)SWl為系統(tǒng)提供起動配置字。如圖6所示，P2和P3為內(nèi)部總線接口，提供32bti、66MHz的接口與任意波形發(fā)生器功能模塊通信接口。 如圖7所示，除了 LAN接口外，該B類LXI任意波形發(fā)生器還可以使用GPIB和USB接口與上位機通信。UlO為專用的GPIB接口芯片，為了使得3. 3V的PowerPC端口電壓和5V的GPIB電壓匹配，使用U9帶有電壓轉(zhuǎn)換的16bit緩沖門電路。USB接口使用U29專用芯片與PowerPC直接相連，實現(xiàn)USB2.0通信協(xié)議。RS232為調(diào)試端口，使用U31專用芯片，在調(diào)試過程中通過RS232打印啟動和調(diào)試信息。如圖8所示，LED指示模塊電路是根據(jù)LXI vl. 3標準設(shè)計的，Dl是共陰極3色發(fā)光二極管，配合Ul驅(qū)動電路,提供standby和power指示；D2和D3直接由PowerPC的10端口控制，分別進行網(wǎng)絡(luò)連接狀態(tài)和IEEE 1588狀態(tài)指示。如圖9所示，任意波形發(fā)生器功能模塊的總線接口電路采用32bit、66MHz的并行總線接口直接與B類LXI接口模塊的P2和P3內(nèi)部總線接口相連，為B類LXI接口模塊和任意波形發(fā)生器功能模塊提供數(shù)據(jù)和指令通路。該總線接口電路接收到數(shù)據(jù)和指令后，將信息送入圖11的FPGA控制電路中，F(xiàn)PGA中設(shè)計有一個專用的控制狀態(tài)機，實現(xiàn)同總線接口電路的雙向通信，并通過一個雙端口 RAM緩沖總線接口電路與圖10的SDRAM的數(shù)據(jù)。采用4片SDRAM芯片U[13:14]、U[16:17]實現(xiàn)256MB的板載存儲空間。SDRAM控制器與波形發(fā)生引擎及觸發(fā)控制部分由FPGA實現(xiàn)。SDRAM控制器完成兩方面工作，在下載數(shù)據(jù)時，將總線接口電路經(jīng)過時序轉(zhuǎn)換的數(shù)據(jù)變換成符合SDRAM存儲器時序的數(shù)據(jù)流；另一方面在波形產(chǎn)生時，將SDRAM存儲器中的數(shù)據(jù)傳送到波形發(fā)生引擎中。如圖10所示，F(xiàn)PGA控制電路實現(xiàn)了雙口 RAM功能，為SDRAM和總線接口電路提供控制接口外，最主要的是實現(xiàn)了波形發(fā)生引擎功能。波形發(fā)生引擎模塊主要是根據(jù)控制器內(nèi)部的控制寄存器，波形信息，波形數(shù)據(jù)等上位機設(shè)置信息進行運算，得到當(dāng)前波形所需的波形長度，波形首地址，波段長度，循環(huán)次數(shù)；當(dāng)觸發(fā)信號到來后根據(jù)輸出模式從SDRAM中取數(shù)據(jù)發(fā)送到模擬電路，最終可轉(zhuǎn)換成最大100MSPS連續(xù)16位寬度的用于DAC轉(zhuǎn)換的數(shù)據(jù)流。如圖11所示，模擬通道源于系統(tǒng)的主DAC，本專利中選用的DAC芯片U38具有最高達400M的D/A轉(zhuǎn)換速率，內(nèi)部PLL倍頻器和可選的時鐘分頻器。，MDA_D[15. . 0]為FPGA提供的數(shù)據(jù)流，經(jīng)U38轉(zhuǎn)換成模擬信號后，通過信號線MDA_V0UT給低通濾波電路。U38輸出的模擬信號為電流量，經(jīng)過U39電流轉(zhuǎn)電壓運放進行轉(zhuǎn)換。運放U39輸入電源取±5V，最高擺率達1200V/us，-3dB帶寬225MHz，而U38最高采樣頻率400M，在最壞情況下擺率相當(dāng)于2V/T = 800V/us，滿足設(shè)計要求。如圖12所示，鑒于DAC數(shù)據(jù)重建需要濾除高頻像頻干擾才能恢復(fù)正確的波形，因此要求濾波特性需要非常陡峭，采用由C[207:213]和L[23:25] 7階橢圓低通濾波器實現(xiàn)。如圖13所示，偏置電路由12位串行DAC的U43實現(xiàn)，由于DAC輸出電流最大I. 25mA,因此需要加一級跟隨器，驅(qū)動VREF，跟隨器選為U13，上電復(fù)位后的U43的狀態(tài)為00H,即偏置為0，RESETSEL管腳接“O”。如圖14所示，衰減電路直接使用Π型電阻網(wǎng)絡(luò)衰減電路實現(xiàn)。衰減電路為了實現(xiàn)較大動態(tài)范圍的輸出，衰減最大可達51DB，分為預(yù)衰減和POST衰減，使用前置衰減可以減少信號的失真。衰減并不改變信噪比，但是增益后的信號噪聲主要由前一級衰減后的噪聲和放大器噪聲組成，如果衰減后的噪聲經(jīng)過放大增益后仍然小于放大器噪聲，就可以提高增益后的信噪比。預(yù)衰減(PRE-AMP)范圍為O 12DB，步長3DB，主衰減范圍為O 36DB， 步長12DB，配合DAC芯片內(nèi)置的3DB可調(diào)范圍，用戶可編程O. OlDB步長，可以實現(xiàn)O. OlDB精度的衰減大小。如圖15所不，聞增益電路中，運放供電電壓為± 15V,輸出電壓擺率為-13. 6V 13. 6V，若在輸出電阻為50 Ω時輸出短路的情況下，輸出電流就會達到250mA，超過了芯片的極限。為了增大輸出電流，采用了 3片運放U[45:47]并聯(lián)輸出，將輸出電流提高3倍，單個運放的發(fā)熱量也大大減小，避免了在輸出短路時芯片燒毀。在輸入端加隔離電阻；輸出端接電阻一方面隔離輸出端，另一方面實現(xiàn)系統(tǒng)所需輸出阻抗。低增益通道選擇寬頻帶、超低失真運放U[48:49]。設(shè)計方法與高增益電路類似。[0071 ] 如圖16所示，校準電路采用24位AD芯片U51，配合運放U50實現(xiàn)校準，通過繼電器LS9來選擇校準模式或正常工作模式。采用分段校準的方法，從[0，3. 5]，(3. 5,6. 5]，(6. 5，9. 5]，(9. 5，12. 5]... (54.5,57. 5]共19段。對每段使用固定的信號通道，改變電流增益以調(diào)節(jié)實際增益。例如在(0，3. 5]段，改變電流增益使輸出信號分別逼近ODB和3. 5DB,記錄下發(fā)增益數(shù)值，依此得到該段的增益校準常數(shù)。
權(quán)利要求1.B類LXI任意波形發(fā)生器，其特征在于 包括B類LXI接口模塊、任意波形發(fā)生器功能模塊以及LED指示模塊； 所述B類LXI接口模塊包括嵌入式處理器電路、IEEE 1588觸發(fā)管理電路、FLASH存儲電路、DDR動態(tài)存儲電路以及LAN接口通信電路； 嵌入式處理器電路是用于提供與控制計算機通訊的網(wǎng)絡(luò)接口，實現(xiàn)程序存儲和處理相關(guān)的LXI總線協(xié)議； IEEE 1588觸發(fā)管理電路用于處理1588協(xié)議，管理1588相關(guān)觸發(fā)和提取時間戳； FLASH存儲電路用于存儲系統(tǒng)數(shù)據(jù)和應(yīng)用程序； DDR動態(tài)存儲電路用于動態(tài)存儲過程數(shù)據(jù)，為應(yīng)用程序的讀取、執(zhí)行提供緩沖； LAN接口通信電路提供與控制計算機通訊的硬件通路； 任意波形發(fā)生器功能模塊包括總線接口電路、SDRAM存儲器電路、FPGA控制電路、時鐘產(chǎn)生電路、DAC轉(zhuǎn)換電路、濾波電路、直流偏置電路、衰減電路、高低增益電路和校準電路， 所述總線接口電路的一端與B類LXI接口模塊相互連接，所述總線接口電路的另一端與DAC轉(zhuǎn)換電路相互連接，所述DAC轉(zhuǎn)換電路輸出給濾波電路，所述濾波電路輸出給高低增益電路，所述高低增益電路輸出給衰減電路，所述衰減電路輸出給直流偏置電路，所述直流偏執(zhí)電路輸出給DAC轉(zhuǎn)換電路， 所述FPGA控制電路與DAC轉(zhuǎn)換電路、濾波電路、SDRAM存儲器電路以及校準電路相互連接，所述校準電路與衰減電路相互連接。
2.根據(jù)權(quán)利要求I所述的B類LXI任意波形發(fā)生器，其特征在于 所述嵌入式處理器電路包括PowerPC處理器(Ul)，所述PowerPC處理器(Ul)包括內(nèi)部總線接口(U1A)、DDR SDRAM控制器接口(U1B)、本地總線接口(U1C)、網(wǎng)絡(luò)MAC接口(U1G)、主時鐘和IO 口(U1D)，所述內(nèi)部總線接口(UlA)與PCI接口(2)通信連接，所述DDR SDRAM控制器接口(UlB)為DDR動態(tài)存儲電路提供地址、數(shù)據(jù)和控制鏈路；所述本地總線接口(UlC)為FLASH存儲電路提供接口，所述網(wǎng)絡(luò)MAC接口(UlG)提供兩路自適應(yīng)網(wǎng)絡(luò)通路，第一路與LAN接口通信電路相連、第二路用于向IEEE 1588觸發(fā)管理電路提供IEEE 1588協(xié)議的PPS時鐘和I/O端口 ；所述主時鐘和IO 口(UlD)中主時鐘用于為PowerPC處理器的時鐘輸入，IO 口用于向IEEE 1588觸發(fā)管理電路提供觸發(fā)通路以及向LED指示模塊提供控制端口。
3.根據(jù)權(quán)利要求I或2所述的B類LXI任意波形發(fā)生器，其特征在于 所述B類LXI接口模塊還包括用于實現(xiàn)GPIB/USB硬件通路的GPIB/USB接口電路，本地總線接口(UlC)還為GPIB接口電路提供接口，所述GPIB/USB接口電路與本地總線接口(UlC)連接。
4.根據(jù)權(quán)利要求3所述的B類LXI任意波形發(fā)生器，其特征在于 所述IEEE 1588觸發(fā)管理電路包括可編程邏輯器件FPGA (U20)，所述可編程邏輯器件FPGA (U20)的LLD[0:7]數(shù)據(jù)線與PowerPC處理器(Ul)的本地總線電路連接；所述可編程邏輯器件FPGA (U20)的F1588_I0與PowerPC處理器(Ul)的IEEE1588 I/O端口連接；可編程邏輯器件FPGA (U20)輸出端與LAN接口電路的PPS秒脈沖F1588_CLK0UT管腳連接。
5.根據(jù)權(quán)利要求4所述的B類LXI任意波形發(fā)生器，其特征在于 所述FLASH存儲電路包括用于完成程序及數(shù)據(jù)存儲的32MB的NOR FLASH芯片(U6)、第一地址鎖存器芯片(U4)、第二地址鎖存器芯片(U5)以及用于數(shù)據(jù)緩沖的門電路(U7)，所述第一地址鎖存器芯片(U4)、第二地址鎖存器芯片(U5)、門電路(U7)依次串聯(lián)，形成緩沖電路，所述32MB的NOR FLASH芯片(U6)通過緩沖電路與PowerPC處理器的本地總線接口(UlC)電路連接； 所述DDR動態(tài)存儲電路包括兩個并聯(lián)的第一 DDR SDRAM存儲芯片(U2)第二 DDR SDRAM存儲芯片(U3)，所述第一 DDR SDRAM存儲芯片(U2)和第二 DDR SDRAM存儲芯片(U3)均與DDR SDRAM控制器接口(UlB)連接； 所述LAN接口通信電路包括網(wǎng)絡(luò)PHY芯片(U12)、反相器(U13)、壓控振蕩器(Y2)以及TI型低通濾波器，所述放大器(U13)的輸入端接收可編程邏輯器件FPGA (U20)的PWM脈寬調(diào)制后信號(CP_0UT)，所述放大器(U13)的輸出端輸出PWM脈寬調(diào)制后信號(CP_0UT)的反向信號給n型低通濾波器的輸入端，所述n型低通濾波器的輸出端與壓控振蕩器(Y2)控制端連接，所述壓控振蕩器(Y2)的輸出端與網(wǎng)絡(luò)PHY芯片(U12)連接。
6.根據(jù)權(quán)利要求5所述的B類LXI任意波形發(fā)生器，其特征在于LED指示模塊包括驅(qū)動電路(U50)、第一共陰極三色發(fā)光二極管(D1)、第二共陰極三色發(fā)光二極管(D2)和第三共陰極三色發(fā)光二極管(D3)，所述第一共陰極三色發(fā)光二極管(Dl)與驅(qū)動電路(Ul)連接，所述第二共陰極三色發(fā)光二極管(D2)和第三共陰極三色發(fā)光二極管(D3)與PowerPC處理器的主時鐘和IO 口(UlD)的IO 口連接。
7.根據(jù)權(quán)利要求6所述的B類LXI任意波形發(fā)生器，其特征在于所述LAN接口通信電路包括網(wǎng)絡(luò)PHY芯片(U12)、反相器(U13)、壓控振蕩器(Y2)以及TI型低通濾波器，所述放大器U13的輸入端接收可編程邏輯器件FPGA (U20)的PWM脈寬調(diào)制后信號(CP_0UT)后，通過反相器(U13)輸出CP_0UT的反向信號，TI型低通濾波器的輸入端接CP_0UT的反向信號，TI型低通濾波器的輸出端送入壓控振蕩器(Y2)控制端，所述壓控振蕩器(Y2)的輸出端與網(wǎng)絡(luò)PHY芯片(U12)連接；
8.根據(jù)權(quán)利要求7所述的B類LXI任意波形發(fā)生器，其特征在于所述GPIB/USB接口電路包括GPIB接口芯片(U10)、USB接口芯片(U29)，GPIB接口芯片(UlO)與本地總線接口(UlC)相連，USB接口芯片(U29)與PowerPC處理器的本地總線接口(UlC)相連。
9.根據(jù)權(quán)利要求8所述的B類LXI任意波形發(fā)生器，其特征在于 所述DDR SDRAM控制器接口(UlB)和DDR動態(tài)存儲電路連接線路中還包括匹配電阻(RN16 RN26), 所述主時鐘和IO 口(UlD)和PowerPC處理器的時鐘輸入鏈路上還設(shè)置有時鐘分配芯片(U43)， 所述DDR動態(tài)存儲電路還包括端接電阻和電壓驅(qū)動芯片(U44)，所述第一 DDRSDRAM存儲芯片(U2)的輸入端接有端接電阻(R176-R180)，所述第二 DDR SDRAM存儲芯片(U3)的輸入端接有端接電阻(R171-R184)。
10.根據(jù)權(quán)利要求9所述的B類LXI任意波形發(fā)生器，其特征在于FPGA控制電路包括總線接口、命令寄存器、狀態(tài)寄存器、配置寄存器、序列寄存器、波形數(shù)據(jù)緩沖單元、SDRAM控制接口、時鐘邏輯電路、主控制邏輯以及模擬通道接口， 所述命令寄存器、狀態(tài)寄存器以及配置寄存器均與總線接口和主控制邏輯相互連接， 所述序列寄存器和波形數(shù)據(jù)緩沖單元均與主控制邏輯和SDRAM控制接口相互連接， 所述時鐘邏輯電路和模擬通道接口均與主控制邏輯相互連接。
專利摘要本實用新型涉及一種B類LXI總線任意波形發(fā)生器，包括B類LXI接口模塊、任意波形發(fā)生器功能模塊以及LED指示模塊；B類LXI接口模塊包括嵌入式處理器電路、IEEE 1588觸發(fā)管理電路、FLASH存儲電路、DDR動態(tài)存儲電路以及LAN接口通信電路；任意波形發(fā)生器功能模塊包括總線接口電路、SDRAM存儲器電路、FPGA控制電路、時鐘產(chǎn)生電路、DAC轉(zhuǎn)換電路、濾波電路、直流偏置電路、衰減電路、高低增益電路和校準電路，總線接口電路的一端與B類LXI接口模塊相互連接，本實用新型基于LXI總線標準，提供了一種B類LXI任意波形發(fā)生器。
文檔編號G06F1/02GK202798617SQ20112054570
公開日2013年3月13日 申請日期2011年12月20日 優(yōu)先權(quán)日2011年12月20日
發(fā)明者郭恩全, 劉學(xué)鋼, 孫金寶, 馮平, 高永福, 梁輝 申請人:陜西海泰電子有限責(zé)任公司