專利名稱：監(jiān)控模式下不受復(fù)位干擾的仿真器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理器芯片仿真器，特別是涉及一種監(jiān)控模式下不受復(fù)位干擾的仿真器。
背景技術(shù)：
處理器芯片內(nèi)有用戶開發(fā)的用戶程序，在用戶程序的編寫和調(diào)試中，所使用的工具一般是處理器芯片仿真器。仿真器能模擬產(chǎn)品處理器芯片執(zhí)行用戶程序的過程，也能在用戶需要時，停止執(zhí)行用戶程序取出或填充用戶關(guān)注的芯片寄存器、存儲器等數(shù)據(jù)信息?，F(xiàn)有仿真器中，模擬產(chǎn)品處理器芯片工作時，仿真器內(nèi)的仿真芯片讀取并執(zhí)行用戶程序，此時仿真器及其中的仿真芯片處于運行模式；需要取出或填充芯片數(shù)據(jù)信息時，仿真芯片通過讀取并執(zhí)行仿真器提供的監(jiān)控程序來讀出或?qū)懭胄酒拇嫫?、存儲器等?shù)據(jù)，供用戶觀察或修改所關(guān)注的芯片數(shù)據(jù)信息，此時仿真器及其中的仿真芯片處于監(jiān)控模式。可以看出，無論是運行模式還是監(jiān)控模式下，仿真芯片都需要讀取并執(zhí)行程序代碼，這些程序代碼對仿真芯片而言并無區(qū)別，只是運行模式下讀取并執(zhí)行的是客戶編寫的用戶程序，以模擬產(chǎn)品處理器芯片的工作狀態(tài)，而監(jiān)控模式下讀取并執(zhí)行的是仿真器提供的監(jiān)控程序，以取出或填充芯片數(shù)據(jù)信息。很多處理器芯片都帶有多種芯片復(fù)位功能，例如來自外部接口信號的外部復(fù)位、內(nèi)部安全檢測異常復(fù)位(仿真芯片內(nèi)通常以輸入觸發(fā)信號來等效)、寄存器數(shù)值異常復(fù)位、存儲器訪問越界復(fù)位等。相應(yīng)的，在仿真器的仿真芯片中也包含或等效實現(xiàn)了這些復(fù)位功能。當(dāng)仿真器處于運行模式時，由于要盡可能模擬產(chǎn)品處理器芯片的功能，這些復(fù)位產(chǎn)生后都能被仿真芯片以與產(chǎn)品處理器芯片一致的效果加以響應(yīng)，仿真芯片將發(fā)生復(fù)位，復(fù)位完成后將重新從O地址處開始執(zhí)行用戶程序。但是，當(dāng)現(xiàn)有仿真器處于監(jiān)控模式，需要仿真芯片執(zhí)行仿真器提供的監(jiān)控程序，以取出或填充芯片數(shù)據(jù)信息時，如果有任意一種復(fù)位(外部復(fù)位、內(nèi)部異常狀態(tài)復(fù)位等)產(chǎn)生，都仍能被仿真芯片加以響應(yīng)，仿真芯片將發(fā)生復(fù)位，對仿真芯片執(zhí)行監(jiān)控程序造成干擾或破壞。對于外部產(chǎn)生的復(fù)位信號，例如來自外部接口的外部復(fù)位、仿真芯片內(nèi)以輸入觸發(fā)信號來等效的處理器芯片內(nèi)部安全檢測異常復(fù)位等，可以通過在仿真器上增加電路，由仿真器在監(jiān)控模式下對外部復(fù)位信號加以屏蔽，使外部復(fù)位信號不能進(jìn)入仿真芯片，對仿真芯片執(zhí)行監(jiān)控程序造成影響，這是現(xiàn)有部分仿真器針對復(fù)位干擾監(jiān)控模式的一種處理方法。但是，對于仿真芯片內(nèi)部產(chǎn)生的復(fù)位，例如寄存器數(shù)值異常復(fù)位、存儲器訪問越界復(fù)位等，此時仿真器無法通過外部電路加以屏蔽，但對用戶而言又需要仿真器能夠進(jìn)入監(jiān)控模式，以便用戶觀察或修改這些異常復(fù)位產(chǎn)生后的芯片數(shù)據(jù)信息，對這些異常狀態(tài)的調(diào)試對用戶而言是十分重要和有意義的。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題提供一種監(jiān)控模式下不受復(fù)位干擾的仿真器，既能在運行模式下真實模擬產(chǎn)品處理器芯片在發(fā)生各種復(fù)位時的工作狀態(tài)，又能在監(jiān)控模式下屏蔽各種復(fù)位對仿真器工作的異常影響。為解決上述技術(shù)問題，本發(fā)明的監(jiān)控模式下不受復(fù)位干擾的仿真器，包括:仿真芯片、監(jiān)控模塊、用戶程序存儲器、監(jiān)控程序存儲器、外部復(fù)位信號源和用戶電腦上的集成開發(fā)環(huán)境模塊；所述仿真芯片包括處理器核、復(fù)位控制模塊和內(nèi)部復(fù)位信號源；所述仿真芯片通過第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接，所述用戶程序存儲器通過第二標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接，所述監(jiān)控程序存儲器通過第三標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接；所述復(fù)位控制模塊通過復(fù)位信號線與所述處理器核連接；所述集成開發(fā)環(huán)境模塊，通過仿真通信通道與所述監(jiān)控模塊連接，在用戶控制下，該集成開發(fā)環(huán)境模塊通過所述仿真通信通道控制監(jiān)控模塊在運行模式和監(jiān)控模式之間切換；所述內(nèi)部復(fù)位信號源，通過內(nèi)部復(fù)位信號線與所述復(fù)位控制模塊連接，當(dāng)發(fā)生內(nèi)部復(fù)位時，該內(nèi)部復(fù)位信號源向復(fù)位控制模塊輸出有效的內(nèi)部復(fù)位信號；當(dāng)沒有內(nèi)部復(fù)位時，所述內(nèi)部復(fù)位信號源向復(fù)位控制模塊輸出無效的內(nèi)部復(fù)位信號；所述外部復(fù)位信號源，通過外部復(fù)位信號線與所述復(fù)位控制模塊連接，當(dāng)發(fā)生外部復(fù)位時，該外部復(fù)位信號源向復(fù)位控制模塊輸出有效的外部復(fù)位信號；當(dāng)沒有外部復(fù)位時，所述外部復(fù)位信號源向復(fù)位控制模塊輸出的是無效的外部復(fù)位信號；所述監(jiān)控模塊，通過控制信號線與所述復(fù)位控制模塊連接，在所述仿真器處于運行模式時，監(jiān)控模塊向復(fù)位控制模塊輸出無效的控制信號，此時，復(fù)位控制模塊在收到有效的外部復(fù)位信號或有效的內(nèi)部復(fù)位信號時，都通過復(fù)位信號線向處理器核輸出有效的復(fù)位信號，使處理器核處于復(fù)位狀態(tài)；復(fù)位控制模塊在收到無效的外部復(fù)位信號和無效的內(nèi)部復(fù)位信號時，都通過復(fù)位信號線向處理器核輸出無效的復(fù)位信號，使處理器核處于非復(fù)位狀態(tài)；在仿真器處于監(jiān)控模式時，監(jiān)控模塊向復(fù)位控制模塊輸出有效的控制信號，此時，復(fù)位控制模塊無論收到有效或無效的外部復(fù)位信號，有效或無效的內(nèi)部復(fù)位信號，都通過復(fù)位信號線向處理器核輸出無效的復(fù)位信號，使處理器核處于非復(fù)位狀態(tài)。所述仿真芯片無論仿真器處于運行模式還是監(jiān)控模式，都通過所述第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線從監(jiān)控模塊讀取并執(zhí)行程序。在仿真器處于運行模式時，所述監(jiān)控模塊通過所述第二標(biāo)準(zhǔn)數(shù)據(jù)/地址總線從用戶程序存儲器讀取用戶程序并通過與仿真芯片連接的第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線送給仿真芯片，供仿真芯片讀取。在仿真器處于監(jiān)控模式時，所述監(jiān)控模塊通過所述第三標(biāo)準(zhǔn)數(shù)據(jù)/地址總線從監(jiān)控程序存儲器讀取監(jiān)控程序并通過與仿真芯片連接的第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線送給仿真芯片，供仿真芯片讀取。由于采用本發(fā)明的監(jiān)控模式下不受復(fù)位干擾的仿真器，既能在運行模式下真實模擬產(chǎn)品處理器芯片在發(fā)生各種復(fù)位時的工作狀態(tài)，又能在監(jiān)控模式下屏蔽各種復(fù)位對仿真器工作的異常影響，使用戶仍能順利觀察或修改仿真器退出運行模式時的芯片數(shù)據(jù)信息，無論退出運行模式時仿真芯片是否處于復(fù)位狀態(tài)。本發(fā)明提高了仿真器的工作穩(wěn)定性，提供了有效的調(diào)試手段，有助于提高程序調(diào)試工作效率。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明:附圖是所述監(jiān)控模式下不受復(fù)位干擾的仿真器一實施例結(jié)構(gòu)示意圖。
具體實施例方式如附圖所示，在一實施例中，所述監(jiān)控模式下不受復(fù)位干擾的仿真器，包括仿真芯片1、監(jiān)控模塊2、用戶程序存儲器3、監(jiān)控程序存儲器4、外部復(fù)位信號源8和用戶電腦上的集成開發(fā)環(huán)境5。所述仿真芯片I包括處理器核6、復(fù)位控制模塊7和內(nèi)部復(fù)位信號源9。復(fù)位控制模塊7通過復(fù)位信號線17與處理器核6連接。復(fù)位控制模塊7向處理器核6輸出有效復(fù)位信號時,處理器核6處于復(fù)位狀態(tài)；復(fù)位控制模塊7向處理器核6輸出無效復(fù)位信號時,處理器核6不處于復(fù)位狀態(tài)(即處于非復(fù)位狀態(tài)，能正常讀取和執(zhí)行程序狀態(tài))。復(fù)位控制模塊7通過內(nèi)部復(fù)位信號線15與內(nèi)部復(fù)位信號源9連接。當(dāng)發(fā)生內(nèi)部復(fù)位時，內(nèi)部復(fù)位信號源9向復(fù)位控制模塊7輸出有效的內(nèi)部復(fù)位信號；沒有內(nèi)部復(fù)位時，內(nèi)部復(fù)位信號源9向復(fù)位控制模塊7輸出無效的內(nèi)部復(fù)位信號。復(fù)位控制模塊7通過外部復(fù)位信號線16與外部復(fù)位信號源8連接。發(fā)生外部復(fù)位時，外部復(fù)位信號源8向復(fù)位控制模塊7輸出有效的外部復(fù)位信號；沒有外部復(fù)位時，夕卜部復(fù)位信號源8向復(fù)位控制模塊7輸出的是無效的外部復(fù)位信號。復(fù)位控制模塊8通過控制信號線14與監(jiān)控模塊2連接。所述仿真器處于運行模式時，監(jiān)控模塊2向復(fù)位控制模塊7輸出無效的控制信號，此時復(fù)位控制模塊7在收到有效的外部復(fù)位信號或內(nèi)部復(fù)位信號時，都通過復(fù)位信號線17向處理器核6輸出有效的復(fù)位信號，復(fù)位控制模塊7在收到無效的外部復(fù)位信號和無效的內(nèi)部復(fù)位信號時，都通過復(fù)位信號線17向處理器核6輸出無效的復(fù)位信號。所述仿真器處于監(jiān)控模式時,監(jiān)控模塊2向復(fù)位控制模塊7輸出有效的控制信號，此時復(fù)位控制模塊7無論收到有效或無效的外部復(fù)位信號，有效或無效的內(nèi)部復(fù)位信號，都通過復(fù)位信號線17向處理器核6輸出無效的復(fù)位信號。仿真芯片I通過第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線13與監(jiān)控模塊2連接。無論所述仿真器處于運行模式還是監(jiān)控模式，仿真芯片I都通過所述第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線13從監(jiān)控模塊2讀取并執(zhí)行程序。監(jiān)控模塊2通過第二標(biāo)準(zhǔn)數(shù)據(jù)/地址總線11與用戶程序存儲器3連接。所述仿真器處于運行模式，監(jiān)控模塊2通過所述第二標(biāo)準(zhǔn)數(shù)據(jù)/地址總線11從用戶程序存儲器3讀取用戶程序并通過與仿真芯片I連接的第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線13送給仿真芯片1，供仿真芯片I讀取。監(jiān)控模塊2通過第三標(biāo)準(zhǔn)數(shù)據(jù)/地址總線12與監(jiān)控程序存儲器4連接。所述仿真器處于監(jiān)控模式時，監(jiān)控模塊2通過所述第三標(biāo)準(zhǔn)數(shù)據(jù)/地址總線12從監(jiān)控程序存儲器4讀取監(jiān)控程序并通過與仿真芯片I連接的第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線13送給仿真芯片1，供仿真芯片I讀取。監(jiān)控模塊2通過仿真通信通道10與集成開發(fā)環(huán)境模塊5連接，在用戶控制下，集成開發(fā)環(huán)境模塊5通過所述仿真通信通道10控制監(jiān)控模塊2在運行模式和監(jiān)控模式之間切換。這樣，用戶通過集成開發(fā)環(huán)境模塊5控制仿真器處于運行模式時，監(jiān)控模塊2相當(dāng)于用戶程序存儲器3與仿真芯片I之間的透明通道，仿真芯片I能模擬產(chǎn)品處理器芯片讀取和執(zhí)行用戶程序的狀態(tài)。而且，此時監(jiān)控模塊2向復(fù)位控制模塊7輸出的是無效控制信號，如果發(fā)生了內(nèi)部或外部復(fù)位，仿真控制模塊7都會向處理器核6輸出有效的復(fù)位信號，仿真芯片I將發(fā)生復(fù)位，這與產(chǎn)品處理器芯片的狀況是一致的。用戶通過集成開發(fā)環(huán)境模塊5控制仿真器處于監(jiān)控模式時，監(jiān)控模塊2相當(dāng)于監(jiān)控程序存儲器4與仿真芯片I間的透明通道，仿真芯片I能讀取和執(zhí)行監(jiān)控程序，仿真器可以取出或填充芯片狀態(tài)信息。此時監(jiān)控模塊2向復(fù)位控制模塊7輸出的是有效控制信號，無論發(fā)生了內(nèi)部或外部復(fù)位，仿真控制模塊7都向處理器核6輸出無效的復(fù)位信號，仿真芯片I不會發(fā)生復(fù)位，仿真芯片可以不受干擾地讀取和執(zhí)行監(jiān)控程序。如果在運行模式下發(fā)生了內(nèi)部或外部復(fù)位，仿真芯片I進(jìn)入了復(fù)位狀態(tài)。此時如果用戶想觀察或修改芯片狀態(tài)信息，用戶可以通過集成開發(fā)環(huán)境模塊5控制仿真器進(jìn)入監(jiān)控模式；監(jiān)控模塊2就會向仿真芯片I的復(fù)位控制模塊7輸出有效控制信號，復(fù)位控制模塊7向處理器核6輸出無效的復(fù)位信號，仿真芯片I會退出復(fù)位狀態(tài)，正常讀取和執(zhí)行監(jiān)控程序，用戶就可以觀察或修改所關(guān)注的此前發(fā)生復(fù)位后的芯片狀態(tài)信息了。以上通過具體實施方式
和實施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種監(jiān)控模式下不受復(fù)位干擾的仿真器，其特征在于，包括:仿真芯片、監(jiān)控模塊、用戶程序存儲器、監(jiān)控程序存儲器、外部復(fù)位信號源和用戶電腦上的集成開發(fā)環(huán)境模塊；所述仿真芯片包括處理器核、復(fù)位控制模塊和內(nèi)部復(fù)位信號源； 所述仿真芯片通過第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接，所述用戶程序存儲器通過第二標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接，所述監(jiān)控程序存儲器通過第三標(biāo)準(zhǔn)數(shù)據(jù)/地址總線與所述監(jiān)控模塊連接；所述復(fù)位控制模塊通過復(fù)位信號線與所述處理器核連接； 所述集成開發(fā)環(huán)境模塊，通過仿真通信通道與所述監(jiān)控模塊連接，用于控制所述監(jiān)控模塊在運行模式和監(jiān)控模式之間切換； 所述內(nèi)部復(fù)位信號源，通過內(nèi)部復(fù)位信號線與所述復(fù)位控制模塊連接，當(dāng)發(fā)生內(nèi)部復(fù)位時，該內(nèi)部復(fù)位信號源向復(fù)位控制模塊輸出有效的內(nèi)部復(fù)位信號；當(dāng)沒有內(nèi)部復(fù)位時，所述內(nèi)部復(fù)位信號源向復(fù)位控制模塊輸出無效的內(nèi)部復(fù)位信號； 所述外部復(fù)位信號源，通過外部復(fù)位信號線與所述復(fù)位控制模塊連接，當(dāng)發(fā)生外部復(fù)位時，該外部復(fù)位信號源向復(fù)位控制模塊輸出有效的外部復(fù)位信號；當(dāng)沒有外部復(fù)位時，所述外部復(fù)位信號源向復(fù)位控制模塊輸出的是無效的外部復(fù)位信號； 所述監(jiān)控模塊，通過控制信號線與所述復(fù)位控制模塊連接，在所述仿真器處于運行模式時，向復(fù)位控制模塊輸出無效的控制信號，此時，復(fù)位控制模塊在收到有效的外部復(fù)位信號或有效的內(nèi)部復(fù)位信號時，都向所述處理器核輸出有效的復(fù)位信號，使處理器核處于復(fù)位狀態(tài)；復(fù)位控制模塊在收到無效的外部復(fù)位信號和無效的內(nèi)部復(fù)位信號時，都向所述處理器核輸出無效的復(fù)位信號，使處理器核處于非復(fù)位狀態(tài)；在所述仿真器處于監(jiān)控模式時，向所述復(fù)位控制模塊輸出有效的控制信號，此時，復(fù)位控制模塊無論收到有效或無效的外部復(fù)位信號，有效或無效的內(nèi)部復(fù)位信號，都向所述處理器核輸出無效的復(fù)位信號，使處理器核處于非復(fù)位狀態(tài)。
2.如權(quán)利要求1所述的仿真器，其特征在于:所述仿真芯片無論所述仿真器處于運行模式還是監(jiān)控模式，都通過所述第一標(biāo)準(zhǔn)數(shù)據(jù)/地址總線從監(jiān)控模塊讀取并執(zhí)行程序。
3.如權(quán)利要求1所述的仿真器，其特征在于:所述仿真器處于運行模式時，所述監(jiān)控模塊從用戶程序存儲器讀取用戶程序并送給仿真芯片，供仿真芯片讀取。
4.如權(quán)利要求1所述的仿真器，其特征在于:所述仿真器處于監(jiān)控模式時，所述監(jiān)控模塊從監(jiān)控程序存儲器讀取監(jiān)控程序并送給仿真芯片，供仿真芯片讀取。
全文摘要
本發(fā)明公開了一種監(jiān)控模式下不受復(fù)位干擾的仿真器，包括仿真芯片、監(jiān)控模塊、用戶程序存儲器、監(jiān)控程序存儲器、外部復(fù)位信號源和用戶電腦上的集成開發(fā)環(huán)境模塊；所述仿真芯片包括處理器核、復(fù)位控制模塊、內(nèi)部復(fù)位信號源。復(fù)位控制模塊向處理器核輸出有效復(fù)位信號時，處理器核處于復(fù)位狀態(tài)，輸出無效復(fù)位信號時，處理器核正常工作。在監(jiān)控模式下監(jiān)控模塊向復(fù)位控制模塊輸出有效的控制信號，復(fù)位控制模塊無論收到有效或無效的外部復(fù)位信號，有效或無效的內(nèi)部復(fù)位信號時，都向處理器核輸出無效的復(fù)位信號。本發(fā)明既能在運行模式下真實模擬產(chǎn)品處理器芯片在發(fā)生各種復(fù)位時的工作狀態(tài)，又能在監(jiān)控模式下屏蔽各種復(fù)位對仿真器工作的異常影響。
文檔編號G06F11/26GK103207824SQ201210010280
公開日2013年7月17日 申請日期2012年1月13日 優(yōu)先權(quán)日2012年1月13日
發(fā)明者許國泰 申請人:上海華虹集成電路有限責(zé)任公司