專利名稱：一種偽隨機(jī)數(shù)生成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及隨機(jī)數(shù)密碼學(xué)，且特別涉及一種基于m序列的偽隨機(jī)數(shù)生成器。
背景技術(shù)：
隨機(jī)數(shù)在密碼學(xué)和安全信息系統(tǒng)中有著廣泛的應(yīng)用，隨機(jī)數(shù)生成器有真隨機(jī)和偽隨機(jī)之分。實(shí)際上，偽隨機(jī)數(shù)生成器產(chǎn)生的隨機(jī)數(shù)并不是真的隨機(jī)，且具有周期性，也就是說，其產(chǎn)生的隨機(jī)數(shù)序列總會產(chǎn)生重復(fù)，不過如果產(chǎn)生器的周期足夠長(至少要遠(yuǎn)遠(yuǎn)大于可能采集的隨機(jī)數(shù)的長度)，那么這個(gè)隨機(jī)數(shù)生成器產(chǎn)生的局部的隨機(jī)序列也就和真隨機(jī)序列看起來沒有什么區(qū)別了。由于偽隨機(jī)序列具有預(yù)見的可確定性、可重復(fù)產(chǎn)生和易于設(shè)計(jì)等特點(diǎn)，在數(shù)據(jù)傳輸?shù)恼`碼測試中被廣泛采用。偽隨機(jī)序列的良好統(tǒng)計(jì)特性體現(xiàn)在序列中兩種元素“O”和“I”的個(gè)數(shù)幾乎相等，若把η個(gè)同種元素連續(xù)出現(xiàn)叫一個(gè)長度為η的游程，則序列中長度為η的游程比長度為η+1的游程多一倍，同時(shí)偽隨機(jī)序列具有類似白噪聲的自相關(guān)函數(shù)。所以用偽隨機(jī)序列作為通訊的測試信號測得的結(jié)果能正確反映傳輸質(zhì)量水平。m序列又叫做偽隨機(jī)序列、偽噪聲碼或偽隨機(jī)碼?？梢灶A(yù)先確定并且可以重復(fù)實(shí)現(xiàn)的序列稱為確定序列；既不能預(yù)先確定又不能重復(fù)實(shí)現(xiàn)的序列稱隨機(jī)序列；不能預(yù)先確定但可以重復(fù)產(chǎn)生的序列稱偽隨機(jī)序列。它是目前廣泛應(yīng)用的一種偽隨機(jī)序列，其在通信領(lǐng)域有著廣泛的應(yīng)用，如擴(kuò)頻通信，衛(wèi)星通信的碼分多址，數(shù)字?jǐn)?shù)據(jù)中的加密、加擾、同步、誤碼率測量等領(lǐng)域。 隨著計(jì)算機(jī)技術(shù)和半導(dǎo)體 集成技術(shù)的日益發(fā)展，利用硬件來構(gòu)建真隨機(jī)數(shù)生成器已經(jīng)逐漸成為新的發(fā)展方向。目前世界上已經(jīng)有一些真隨機(jī)數(shù)產(chǎn)生器。這種利用電路熱噪聲的隨機(jī)噪聲一般是規(guī)定一個(gè) 鑒別閾值，對物理噪聲源進(jìn)行米樣，若米樣信號大于閾值，則輸出I (或0)，反之輸出O (或I)。這種方法的缺陷是由于物理噪聲源會時(shí)刻受到外界環(huán)境的影響而變化，使其產(chǎn)生的隨機(jī)序列穩(wěn)定性和均勻性不好控制，而且真隨機(jī)數(shù)產(chǎn)生器通常是要求條件苛刻，造價(jià)昂貴，不易普及。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中的上述問題，本發(fā)明提供了一種基于m序列的偽隨機(jī)數(shù)生成器，用于提高隨機(jī)數(shù)生成的效率和穩(wěn)定性。本發(fā)明提供了一種偽隨機(jī)數(shù)生成器，包括晶振模塊(1)，可編程存儲器(2)、可編程門陣列模塊(3)和數(shù)模轉(zhuǎn)換器模塊(4)；該晶振模塊(I)用于產(chǎn)生預(yù)設(shè)頻率的時(shí)鐘；該可編程存儲器模塊(2)用于控制和調(diào)用可編程門陣列模塊(3)內(nèi)部的邏輯門電路，以向該可編程門陣列模塊(3)下發(fā)指令；該可編程門陣列模塊(3)用于以晶振模塊(I)產(chǎn)生的時(shí)鐘作為輸入；并接收該可編程存儲器模塊(2)下發(fā)的指令，根據(jù)預(yù)設(shè)的m序列的本原多項(xiàng)式，生成該m序列所對應(yīng)的數(shù)字信號；該數(shù)模轉(zhuǎn)換器模塊(4)用于將可編程門陣列模塊(3)輸出的數(shù)字信號轉(zhuǎn)化為模擬信號并輸出，以作為隨機(jī)數(shù)源。 該可編程門陣列模塊包括12個(gè)m序列等幾率隨機(jī)單元(31)及一個(gè)高斯生成單元(32)；每個(gè)m序列等幾率隨機(jī)單元(31)產(chǎn)生該m序列的對應(yīng)的數(shù)字信號，且各m序列等幾率隨機(jī)單元(31)產(chǎn)生的m序列的初值不同；各該m序列等幾率隨機(jī)單元(31)輸出至該高斯生成單元(32)，由該高斯生成單元
(32)對各該m序列等幾率隨機(jī)單元(31)進(jìn)行隨機(jī)源的高斯統(tǒng)計(jì)分布。該可編程門陣列模塊(3)采用串行或十六位并行輸出的方式輸出數(shù)字信號。該數(shù)模轉(zhuǎn)換器模塊(4)用于將可編程門陣列模塊3輸出的每12位的串行數(shù)字信號轉(zhuǎn)換成模擬信號，且該12位數(shù)字信號由該12個(gè)m序列等幾率隨機(jī)單元(31)分別輸出的一位所構(gòu)成。該數(shù)模轉(zhuǎn)換器模塊(4)的輸出端還與示波器連接，以通過該示波器進(jìn)行調(diào)試和演
/Jn ο該數(shù)模轉(zhuǎn)換器模塊(4)的輸出端還與多道分析儀連接，以通過該多道分析儀對數(shù)模轉(zhuǎn)換器模塊(4)的輸出信號的幅度進(jìn)行統(tǒng)計(jì)，以得到等幾率分布圖和高斯分布圖。本發(fā)明的生成器通過硬件來構(gòu)建偽隨機(jī)數(shù)生成器，其優(yōu)點(diǎn)是產(chǎn)生的隨機(jī)序列穩(wěn)定性好，均勻性強(qiáng)，且基本不受外界影響，抗干擾能力強(qiáng)，且信號產(chǎn)生速率較快且可控，能隨時(shí)改變隨機(jī)數(shù)的隨機(jī)性，控制輸出形式，在信息安全領(lǐng)域具有很高的實(shí)用性。


圖1為本發(fā)明的偽隨機(jī)數(shù)生成器的結(jié)構(gòu)示意圖。圖2所示為本發(fā)明的m序列的生成框圖。圖3所示為m序列等幾率隨機(jī)單元31和高斯生成單元32的結(jié)構(gòu)示意圖。
具體實(shí)施例方式體現(xiàn)本發(fā)明特征與優(yōu)點(diǎn)的典型實(shí)施例將在以下的說明中詳細(xì)敘述。應(yīng)理解的是本發(fā)明能夠在不同的實(shí)施例上具有各種的變化，其皆不脫離本發(fā)明的范圍，且其中的說明及所附附圖在本質(zhì)上是當(dāng)作說明之用，而非用以限制本發(fā)明。為了解決現(xiàn)有技術(shù)中的上述問題，本發(fā)明提供了一種基于m序列的偽隨機(jī)數(shù)生成器，用于提高隨機(jī)數(shù)生成的效率和穩(wěn)定性。本發(fā)明生成器通過VHDL硬件語言描述m序列，提出一種可以快速生成偽隨機(jī)數(shù)序列，且生成的偽隨機(jī)數(shù)序列具有等幾率和高斯分布。參見圖1所示為本發(fā)明的生成器的結(jié)構(gòu)示意圖，該生成器包括晶振模塊1，PROM (programmable read-only memory,可編程序的只讀存儲器)模塊 2、FPGA (Field —Programmable Gate Array),即現(xiàn)場可編程門陣列)模塊 3 和 DAC (digital to analogconversion,數(shù)模轉(zhuǎn)換器)模塊4。其中，該晶振模塊I用于產(chǎn)生時(shí)鐘頻率,如可以為IOMHz的頻率，也可以為其他的頻率。晶振模塊I產(chǎn)生IOMHz頻率的時(shí)鐘給FPGA模塊3做輸入，根據(jù)實(shí)際的需要，用不同頻率時(shí)鐘的晶振模塊做輸入就可以直接調(diào)節(jié)隨機(jī)數(shù)的輸出速率。FPGA模塊3用于以晶振時(shí)鐘作為輸入，基于m序列理論，用VHDL硬件語言描述，以產(chǎn)生串行或十六位并行輸出的二進(jìn)制數(shù)字信號的方波信號。FPGA模塊3具體包括m序列等幾率隨機(jī)單元31，高斯生成單元32，輸出信號類型轉(zhuǎn)化單元33。參見圖3所示為高斯生成單元32和m序列等幾率隨機(jī)單元31的連接示意圖，本發(fā)明中的FPGA模塊3包括12個(gè)m序列等幾率隨機(jī)單元31，這些m序列等幾率隨機(jī)單元31基于該m序列產(chǎn)生對應(yīng)的數(shù)字信號，將生成的m序列等幾率隨機(jī)源數(shù)字信號匯總到高斯生成單元32進(jìn)行隨機(jī)源的高斯統(tǒng)計(jì)分布，需要說明的是，這些m序列等幾率隨機(jī)單元31所產(chǎn)生的m序列的初值都不相同，以使得12個(gè)m序列等幾率隨機(jī)單元31產(chǎn)生的12個(gè)m序列的分布更符合高斯分布。高斯分布是一種重要的概率分布，一般來說，如果一個(gè)量是由許多微小的獨(dú)立隨機(jī)因素影響的結(jié)果，那么就可以認(rèn)為這個(gè)量具有正態(tài)分布。從理論上看，正態(tài)分布具有很多良好的性質(zhì)，許多概率分布可以用它來近似；還有一些常用的概率分布是由它直接導(dǎo)出的，例如對數(shù)正態(tài)分布、t分布、F分布等。根據(jù)中心極限定理有N個(gè)均勻分布的相互獨(dú)立隨機(jī)變量，當(dāng)N很大時(shí)，其總和的分布接近高斯分布。試驗(yàn)表明，當(dāng)N大于等于12時(shí)，結(jié)果就會比較理想了。所以本發(fā)明的m序列等幾率隨機(jī)單元31選取的個(gè)數(shù)為12，即在FPGA模塊3中用VHDL語言描述12個(gè)不同初值的隨機(jī)源相加。以此得到高斯統(tǒng)計(jì)分布，高斯生成單元32和m序列等幾率隨機(jī)單元31的輸出信號輸出至輸出信號類型轉(zhuǎn)化單元33進(jìn)行轉(zhuǎn)化后，輸出至DAC模塊4，經(jīng)DAC模塊4進(jìn)行數(shù)模轉(zhuǎn)換后，利用多道分析儀采集得到能譜，從而通過硬件得以實(shí)現(xiàn)和驗(yàn)證。PROM模塊2用于控制和調(diào)用FPGA模塊3內(nèi)部的邏輯門電路，由此實(shí)現(xiàn)在無電腦連接的情況下也可以給FPGA模塊3下發(fā)指令；通過該P(yáng)ROM模塊2下發(fā)指令可以采用人為調(diào)試的方式，或者也可以由在PROM模塊2中所寫入的程序?qū)崿F(xiàn)。FPGA模塊3根據(jù)PROM模塊2所下發(fā)的各項(xiàng)指令，用硬件實(shí)現(xiàn)VHDL語言的相關(guān)描述，輸出具有預(yù)期VHDL語言描述的方波信號。電源模塊用于給FPGA模塊3提供工作所需的3. 3V，2. 5V或1. 2V的穩(wěn)定電壓。DAC模塊4用于將FPGA模塊3輸出的數(shù)字信號量轉(zhuǎn)化為模擬信號量。本發(fā)明中，由于FPGA模塊3中包含12個(gè)m序列等幾率隨機(jī)單元31以生成m序列的數(shù)字信號，故本發(fā)明的DAC模塊4也相應(yīng)的設(shè)置為12位的數(shù)模轉(zhuǎn)換，該12個(gè)m序列等幾率隨機(jī)單元31分別輸出的一位就構(gòu)成了一組12位數(shù)字信號，F(xiàn)PGA模塊3采用串行的方式將這一組12位的信號輸出至DAC模塊4，DAC模塊4就以一組12位為單位進(jìn)行數(shù)模轉(zhuǎn)換，把FPGA模塊3輸出的每一組12位的串行的數(shù)字信號轉(zhuǎn)換成模擬信號。以便能很好的被示波器顯示和多道采集，便于后期的數(shù)據(jù)處理和分析。該生成器中，實(shí)際步驟是把編寫好的VHDL語言文件通過軟件平臺燒到與FPGA模塊3硬件匹配的PROM模塊2里，再將晶振模塊I的產(chǎn)生的時(shí)鐘輸出做為FPGA模塊3的時(shí)鐘，在已編譯好的PROM模塊2的控制下，調(diào)用FPGA模塊3的硬件內(nèi)部的邏輯門電路，實(shí)現(xiàn)用VHDL語言編寫的文件的輸出。由于FPGA模塊3是數(shù)電芯片，它的輸出只能是數(shù)字信號，還不能直接被多道分析儀采集和統(tǒng)計(jì)處理。所以中間通過DAC模塊4實(shí)現(xiàn)數(shù)字信號向模擬信號的轉(zhuǎn)換，達(dá)到可以由多道分析儀進(jìn)行采集并進(jìn)行驗(yàn)證。FPGA模塊3在晶振模塊I的驅(qū)動下產(chǎn)生高低電平的方波信號流，里面包含了隨機(jī)信息。FPGA模塊3的輸出信號通過DAC模塊4的數(shù)模轉(zhuǎn)換，轉(zhuǎn)換成模擬方波信號，即特定字節(jié)的數(shù)字信號被翻譯為對應(yīng)高度的方波模擬信號。最后通過多道分析儀對模擬信號幅度做統(tǒng)計(jì)得到等幾率分布圖和高斯分布圖。從而可驗(yàn)證并實(shí)現(xiàn)了 m序列的等幾率隨機(jī)性和進(jìn)一步的高斯統(tǒng)計(jì)分布。根據(jù)上述的系統(tǒng)架構(gòu)，本發(fā)明的生成器的工作原理如下晶振模塊I產(chǎn)生的時(shí)鐘信號輸入到FPGA模塊3中，在電源模塊的供電和PROM模塊2的配置下，F(xiàn)PGA模塊3對PROM模塊2的數(shù)據(jù)進(jìn)行處理，將生成的數(shù)字信號輸出給DAC模塊4，DAC模塊4將數(shù)字信號量轉(zhuǎn)換為模擬信號量，最終將DAC模塊4的輸出作為隨機(jī)源的總輸出。本發(fā)明中的偽隨機(jī)序列采用的m序列，是一種線形移位寄存器序列，由周期為2n_l的m序列發(fā)生器通過η級移位寄存器組成，m序列的生成是在FPGA模塊3中采用VHDL語言進(jìn)行實(shí)現(xiàn)。m序列的特點(diǎn)是由η個(gè)比特所能組成的所有序列(除全O序列外)都會在m序列的一個(gè)周期內(nèi)遍歷，且相應(yīng)的前后位置固定。其平衡性特性為在一個(gè)周期中，m序列的I出現(xiàn)的次數(shù)為21^1次；0出現(xiàn)的次數(shù)為2^-1次(即O比I少出現(xiàn)一次)。對于m序列來說，只要找到了本原多項(xiàng)式，就能由它構(gòu)成m序列產(chǎn)生器。但是尋找本原多項(xiàng)式并不是很簡單的，經(jīng)已有數(shù)據(jù)和資料整理得下表，參見表I所示為2°-225的m序列的本原多項(xiàng)式及其對應(yīng)周期的示意圖。表I
本原多項(xiàng)式本原多項(xiàng)式_n_代數(shù)式I周期—η_代數(shù)式周期—
2x2+x + l__3__14-X14+X10+.T6 +X +1 16383
3~x3+x + l715 X15 + X+ 112767
4~x4+.y + l1516 x16+x12+jc3+x + 1 ~65535
5~1-5+j>:2+13117 JC17+x3+l~L31071
6~x6+x + l6318Xm+X7+I~262143
7~x7+x3+l127 19 X19 + X5 + x2 + x +1 ~524287
8~t8 +.T4+ .T3 +.t2 +1 255 20 jc20 + X3 +1"To48575
9~x9+x4+l511 21 X21+X2+1"^)97151
10' X10+x3+l1()23 ~22 X22 +X + I4194303 —
11_xn+x2+l~2047 23 x^+x^+i8388607
12~x12+X6+X4 +X +1 4095^ 24- x24 +x7 +.T2 +x +1 16777216
13.t13+x4+.t3 +x + 1 8191 25 x25 +x3+l33554431由上表可知，通過取不同的n值，可以產(chǎn)生不同長度的序列，從而控制了其隨機(jī)性，η越大隨機(jī)性越好。本發(fā)明的一實(shí)施例中，優(yōu)選的m序列的本原多項(xiàng)式為f(X)=X21+X2+l，其周期長度為2097151，其生成框圖如圖2所示。該m生成序列在FPGA中實(shí)現(xiàn)較為簡單，每一個(gè)移位寄存器的每個(gè)節(jié)點(diǎn)都由一個(gè)D觸發(fā)器實(shí)現(xiàn)。以下以n=21時(shí)實(shí)現(xiàn)m序列的VHDL語言，其描述如下，其采用串行輸出的方式
library IEEE;
use IEEE.STD—LOGIC—1164. ALL; use IEEE. STD—LOGIC—AMTH. ALL; use IEEE. STD—LOGIC—UNSIGNED. ALL; entity m_random is Port (
cs :1n std—logic;------復(fù)位
elk:1n std—logic;------10MHz
mout: out std_logic -------隨機(jī)序列輸出)；
end m—random;
architecture Behavioral of m_random is signal reg: std—logic—vector(20 downto 0); begin
process (cs, elk) begin
if (cs=’ 0，) then
reg<=(others=>> 0，); mout<=’ 0’ ;
elsif (elk5 event and elk=’ I’) then --本原多項(xiàng)式為 y=X2i+X2+l, Z -1 reg(0) <=not (reg (10) xor reg (20)); reg(20 downto I)<=reg(19 downto 0); mout<=reg(20);
end if; end process;
權(quán)利要求
1.一種偽隨機(jī)數(shù)生成器，其特征在于，包括晶振模塊(1)，可編程存儲器(2)、可編程門陣列模塊(3)和數(shù)模轉(zhuǎn)換器模塊(4)； 該晶振模塊(I)用于產(chǎn)生預(yù)設(shè)頻率的時(shí)鐘； 該可編程存儲器模塊(2)用于控制和調(diào)用可編程門陣列模塊(3)內(nèi)部的邏輯門電路，以向該可編程門陣列模塊(3)下發(fā)指令； 該可編程門陣列模塊(3)用于以晶振模塊(I)產(chǎn)生的時(shí)鐘作為輸入；并接收該可編程存儲器模塊(2)下發(fā)的指令，根據(jù)預(yù)設(shè)的m序列的本原多項(xiàng)式，生成該m序列所對應(yīng)的數(shù)字信號; 該數(shù)模轉(zhuǎn)換器模塊(4)用于將可編程門陣列模塊(3)輸出的數(shù)字信號轉(zhuǎn)化為模擬信號并輸出，以作為隨機(jī)數(shù)源。
2.根據(jù)權(quán)利要求1所述的偽隨機(jī)數(shù)生成器，其特征在干，該可編程門陣列模塊包括12個(gè)m序列等幾率隨機(jī)單元(31)及一個(gè)高斯生成単元(32 ); 每個(gè)m序列等幾率隨機(jī)單元(31)產(chǎn)生該m序列的對應(yīng)的數(shù)字信號，且各m序列等幾率隨機(jī)單元(31)產(chǎn)生的m序列的初值不同； 各該m序列等幾率隨機(jī)單元(31)輸出至該高斯生成単元(32)，由該高斯生成単元(32)對各該m序列等幾率隨機(jī)單元(31)進(jìn)行隨機(jī)源的高斯統(tǒng)計(jì)分布。
3.根據(jù)權(quán)利要求1所述的偽隨機(jī)數(shù)生成器，其特征在干，該可編程門陣列模塊(3)采用串行或十六位并行輸出的方式輸出數(shù)字信號。
4.根據(jù)權(quán)利要求2所述的偽隨機(jī)數(shù)生成器，其特征在于，該數(shù)模轉(zhuǎn)換器模塊(4)用于將可編程門陣列模塊3輸出的每12位的串行數(shù)字信號轉(zhuǎn)換成模擬信號，且該12位數(shù)字信號由該12個(gè)m序列等幾率隨機(jī)單元(31)分別輸出的一位所構(gòu)成。
5.根據(jù)權(quán)利要求1所述的偽隨機(jī)數(shù)生成器，其特征在于，該數(shù)模轉(zhuǎn)換器模塊(4)的輸出端還與示波器連接，以通過該示波器進(jìn)行調(diào)試和演示。
6.根據(jù)權(quán)利要求1所述的偽隨機(jī)數(shù)生成器，其特征在于，該數(shù)模轉(zhuǎn)換器模塊(4)的輸出端還與多道分析儀連接，以通過該多道分析儀對數(shù)模轉(zhuǎn)換器模塊(4)的輸出信號的幅度進(jìn)行統(tǒng)計(jì)，以得到等幾率分布圖和高斯分布圖。
全文摘要
本發(fā)明公開了一種偽隨機(jī)數(shù)生成器，包括晶振模塊，PROM模塊、FPGA模塊和DAC模塊。該晶振模塊用于產(chǎn)生時(shí)鐘頻率；PROM模塊用于控制和調(diào)用FPGA模塊內(nèi)部的邏輯門電路，以向FPGA模塊下發(fā)指令；該FPGA模塊用于以晶振時(shí)鐘作為輸入；并接收PROM模塊下發(fā)的指令，根據(jù)預(yù)設(shè)的m序列的本原多項(xiàng)式，生成該m序列所對應(yīng)的數(shù)字信號；該DAC模塊用于將FPGA模塊輸出的數(shù)字信號轉(zhuǎn)化為模擬信號并輸出，以作為隨機(jī)數(shù)源。本發(fā)明的生成器通過硬件來構(gòu)建偽隨機(jī)數(shù)生成器，其優(yōu)點(diǎn)是產(chǎn)生的隨機(jī)序列穩(wěn)定性好，均勻性強(qiáng)，且基本不受外界影響，抗干擾能力強(qiáng)，且信號產(chǎn)生速率較快且可控，能隨時(shí)改變隨機(jī)數(shù)的隨機(jī)性，控制輸出形式，在信息安全領(lǐng)域具有很高的實(shí)用性。
文檔編號G06F7/58GK103034473SQ20121054921
公開日2013年4月10日 申請日期2012年12月17日 優(yōu)先權(quán)日2012年12月17日
發(fā)明者周旭, 張飛 申請人:中國科學(xué)院高能物理研究所