專利名稱：基于fpga的短時(shí)串口數(shù)據(jù)采集系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子信息領(lǐng)域，具體涉及一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)。
背景技術(shù)：
在現(xiàn)代電子信息技術(shù)應(yīng)用中，經(jīng)常用到數(shù)據(jù)采集系統(tǒng)，采集各種數(shù)字信息，通過(guò)PCI接口、USB接口、串口等計(jì)算機(jī)接口，把采集的數(shù)據(jù)存儲(chǔ)到計(jì)算機(jī)硬盤(pán)上，以利用計(jì)算機(jī)強(qiáng)大的數(shù)據(jù)能力，進(jìn)行實(shí)時(shí)的或者事后處理與分析?，F(xiàn)在數(shù)據(jù)采集系統(tǒng)中經(jīng)常用到單片機(jī)、DSP(數(shù)字信號(hào)處理芯片)、FPGA (可編程邏輯門(mén)陣列)等作為數(shù)據(jù)采集的核心。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般是采用單片機(jī)，但是單片機(jī)的指令周期較長(zhǎng)以及處理速度較低很難實(shí)現(xiàn)一種短時(shí)高速的數(shù)據(jù)采集要求。DSP雖然有較高 的時(shí)鐘頻率實(shí)現(xiàn)數(shù)據(jù)采集，但是各種功能要靠軟件的運(yùn)行來(lái)實(shí)現(xiàn)，使效率降低，軟件運(yùn)行的時(shí)間在整個(gè)采樣時(shí)間中占的比例很大，而且還需要邏輯控制模塊和存儲(chǔ)器才能實(shí)現(xiàn)數(shù)據(jù)的采集和發(fā)送。FPGA擁有的時(shí)鐘頻率高，內(nèi)部延遲小，設(shè)計(jì)起來(lái)靈活通用，I/O資源比較豐富，存儲(chǔ)方式多樣，擴(kuò)展方便，全部的控制邏輯由硬件完成和FPGA在信號(hào)處理時(shí)采用的是并行處理等特點(diǎn)，特別適合用于高速數(shù)據(jù)采集。但為了把FPGA采集的數(shù)據(jù)存儲(chǔ)到計(jì)算機(jī)上，一般用PCI接口或者USB接口，現(xiàn)在基于PCI或者USB的數(shù)據(jù)采集系統(tǒng)一般可實(shí)現(xiàn)大規(guī)模數(shù)據(jù)存儲(chǔ)，但是缺點(diǎn)就是還需要專門(mén)的PCI接口芯片或者USB信號(hào)組成數(shù)據(jù)采集系統(tǒng)，使系統(tǒng)的硬件系統(tǒng)復(fù)雜，而且上位機(jī)和下位機(jī)的編程復(fù)雜，使用起來(lái)不是十分方便。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是提供一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)。實(shí)現(xiàn)本實(shí)用新型目的的技術(shù)方案是一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)，主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構(gòu)成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號(hào)源連接，另一端與FPGA芯片的其中一個(gè)I/O 口連接，F(xiàn)PGA芯片的另一個(gè)I/O 口與計(jì)算機(jī)的上位機(jī)串口連接。所述的FPGA芯片內(nèi)部設(shè)計(jì)電路包括數(shù)據(jù)采樣模塊、雙口 RAM模塊和數(shù)據(jù)發(fā)送模塊順序連接而成。本實(shí)用新型的優(yōu)點(diǎn)是與現(xiàn)有技術(shù)相比，本實(shí)用新型硬件結(jié)構(gòu)簡(jiǎn)單、使用的元器件少；需要設(shè)計(jì)的軟件少，編程方便。使用數(shù)據(jù)采集系統(tǒng)可以很方便就組建成一個(gè)簡(jiǎn)單的數(shù)據(jù)米集系統(tǒng)。

圖I為本實(shí)用新型種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)框圖。
具體實(shí)施方式
如圖I所示，一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)，由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構(gòu)成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號(hào)源連接，另一端與FPGA芯片的其中一個(gè)I/O口連接，F(xiàn)PGA芯片的另一個(gè)I/O 口與計(jì)算機(jī)的上位機(jī)串口連接。數(shù)據(jù)采集系統(tǒng)將采集的數(shù)據(jù)先暫存到FPGA的內(nèi)部存儲(chǔ)器，采集數(shù)據(jù)完畢后再與計(jì)算機(jī)實(shí)現(xiàn)串口通信，把數(shù)據(jù)以一定的波特率傳輸?shù)接?jì)算機(jī)上，以實(shí)現(xiàn)數(shù)據(jù)的長(zhǎng)期保存和處理分析。具體是①信號(hào)經(jīng)過(guò)A/D板進(jìn)行模數(shù)轉(zhuǎn)換之后是一個(gè)8位數(shù)字信號(hào)，通過(guò)I/O 口傳入FPGA ； ②8位數(shù)字信號(hào)進(jìn)入FPGA后，利用FPGA頻率為62M的工作時(shí)鐘去采集輸入的數(shù)字信號(hào)，然后通過(guò)控制雙口 RAM的寫(xiě)使能將采集的I毫秒62000個(gè)點(diǎn)的數(shù)據(jù)存入雙口 RAM進(jìn)行緩存，存儲(chǔ)器的大小由約定的采樣頻率和采集時(shí)間長(zhǎng)度決定，但是須小于FPGA的最大存儲(chǔ)空間；③存儲(chǔ)器存滿后在通過(guò)控制讀使能將數(shù)據(jù)傳送給FPGA的發(fā)送模塊，為了方便識(shí)別數(shù)據(jù)在傳給發(fā)送模塊之前給數(shù)據(jù)加上了幀頭幀尾，在發(fā)送模塊里將并行的數(shù)據(jù)通過(guò)移位寄存器轉(zhuǎn)換成串行的數(shù)據(jù)，根據(jù)串口通信波特率115200bit/s和FPGA的工作時(shí)鐘62M，通過(guò)
對(duì)輸入時(shí)鐘的(62x1# /115200 ^ 538 ) 538計(jì)數(shù)分頻實(shí)現(xiàn)對(duì)時(shí)鐘的同步和串口通信期間
數(shù)據(jù)的完整性；④最終通過(guò)發(fā)送模塊將數(shù)據(jù)通過(guò)串口發(fā)送給上位機(jī)，這時(shí)計(jì)算機(jī)上的上位機(jī)串口軟件實(shí)現(xiàn)串口通信，把接收的數(shù)據(jù)保存到計(jì)算機(jī)硬盤(pán)上。
權(quán)利要求1.一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)，其特征在于該系統(tǒng)主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構(gòu)成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號(hào)源連接，另一端與FPGA芯片的其中一個(gè)I/O 口連接，F(xiàn)PGA芯片的另一個(gè)I/O 口與計(jì)算機(jī)的上位機(jī)串口連接。
2.根據(jù)權(quán)利要求I所述的FPGA芯片，內(nèi)部設(shè)計(jì)電路包括數(shù)據(jù)采樣模塊、雙口RAM模塊和數(shù)據(jù)發(fā)送模塊順序連接而成。
專利摘要本實(shí)用新型公開(kāi)了一種基于FPGA的短時(shí)串口數(shù)據(jù)采集系統(tǒng)，其特征在于該系統(tǒng)主要由A/D模數(shù)轉(zhuǎn)換模塊和FPGA芯片構(gòu)成，A/D模數(shù)轉(zhuǎn)換模塊一端與信號(hào)源連接，另一端與FPGA芯片的其中一個(gè)I/O口連接，F(xiàn)PGA芯片的另一個(gè)I/O口與計(jì)算機(jī)的上位機(jī)串口連接。本實(shí)用新型的優(yōu)點(diǎn)是與現(xiàn)有技術(shù)相比，本實(shí)用新型硬件結(jié)構(gòu)簡(jiǎn)單、使用的元器件少；需要設(shè)計(jì)的軟件少，編程方便。使用數(shù)據(jù)采集系統(tǒng)可以很方便就組建成一個(gè)簡(jiǎn)單的數(shù)據(jù)采集系統(tǒng)。
文檔編號(hào)G06F17/40GK202795374SQ201220446610
公開(kāi)日2013年3月13日 申請(qǐng)日期2012年9月4日 優(yōu)先權(quán)日2012年9月4日
發(fā)明者紀(jì)元法, 孫希延, 李銀虎, 符強(qiáng), 翟偉 申請(qǐng)人:桂林電子科技大學(xué)