在rtl模擬中兌現(xiàn)多循環(huán)路徑語義的技術(shù)的制作方法
【專利摘要】本發(fā)明提供了一種包括關(guān)于多循環(huán)路徑的信息的經(jīng)改善RTL模擬。在設(shè)計(jì)約束文件中可供使用的多循環(huán)路徑信息可被用于在RTL模擬中進(jìn)行時(shí)序分析。該信息可有利地增大RTL模擬引擎以逼近目的地寄存器處的循環(huán)延遲，由此提供RTL級(jí)的電路表現(xiàn)的更現(xiàn)實(shí)近似。尤其，RTL模擬比門級(jí)模擬快若干數(shù)量級(jí)。此外，相比等待直到門級(jí)模擬，在RTL模擬過程中與多循環(huán)路徑關(guān)聯(lián)的設(shè)計(jì)缺陷更容易被校正。
【專利說明】在RTL模擬中兌現(xiàn)多循環(huán)路徑語義的技術(shù)
【背景技術(shù)】【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及寄存器傳輸級(jí)(RTL)模擬，尤其涉及在RTL模擬過程中納入多循環(huán)路徑信息的技術(shù)。
[0002]相關(guān)技術(shù)
[0003]集成電路(IC)設(shè)計(jì)的一些組合路徑是多循環(huán)的，即從源的轉(zhuǎn)移不期望在一個(gè)循環(huán)內(nèi)到達(dá)目的地。一般來說，多循環(huán)路徑起因于實(shí)現(xiàn)約束因素，例如向指示設(shè)計(jì)中的具體路徑的具體延遲的工具的用戶指向。換句話說，用戶可指示一具體的源需要設(shè)定數(shù)量的循環(huán)(例如2次、3次或4次循環(huán))來經(jīng)由具體路徑將其值送至具體目的地。由用戶設(shè)定的延遲循環(huán)數(shù)可起因于路徑中出現(xiàn)的居間組合邏輯的類型和/或量。
[0004]這些多循環(huán)路徑在邊帶文件中提供作為對(duì)合成工具的設(shè)計(jì)約束命令，所述合成工具產(chǎn)生門/網(wǎng)表級(jí)描述，以及在時(shí)序分析中使用以驗(yàn)證時(shí)序約束的時(shí)序分析工具。注意對(duì)合成和時(shí)序分析工具的代碼輸入僅提供用于連接源/目的地的路徑的源和目的地之間的組合邏輯傳遞函數(shù)。然而，當(dāng)執(zhí)行合成和時(shí)序分析時(shí)，合成和時(shí)序工具將訪問邊帶文件以確保設(shè)計(jì)約束命令被考慮在內(nèi)。
[0005]然而，在寄存器傳輸級(jí)(RTL)模擬(其訪問RTL描述并驗(yàn)證正確的系統(tǒng)操作)，不使用該信息。具體地說，在RTL中，所有組合路徑被特征化為零延遲，即單個(gè)循環(huán)。因此，多循環(huán)路徑上的轉(zhuǎn)移在一個(gè)循環(huán)內(nèi)到達(dá)目的地。不幸的是，這種較早的轉(zhuǎn)移可能導(dǎo)致不正確的模擬結(jié)果并可能掩蓋設(shè)計(jì)缺陷。例如，預(yù)期多循環(huán)路徑在一個(gè)循環(huán)中傳播轉(zhuǎn)移的任何設(shè)計(jì)瑕疵將錯(cuò)誤地通過RTL模擬。
[0006]這些多循環(huán)路徑缺陷可能稍后在門級(jí)模擬期間被捕獲，其詳細(xì)時(shí)序被注釋給門。然而，這種分析在設(shè)計(jì)循環(huán)中非常晚并且除了非常性能密集和緩慢外通常涉及驗(yàn)證、合成和布局&走線的昂貴迭代。因此，門級(jí)模擬在商業(yè)上無法實(shí)現(xiàn)以彌補(bǔ)較多量的多循環(huán)路徑缺陷。在最壞的情形下，多循環(huán)路徑缺陷可能無法被檢測(cè)到直到下線(tape out)為止，由此造成一個(gè)或多個(gè)掩模的重制(re-spin)。

【發(fā)明內(nèi)容】

[0007]描述了一種用于改善寄存器傳輸級(jí)(RTL)模擬的方法。在該方法中，對(duì)于設(shè)計(jì)的RTL文件和邊帶文件可被訪問。RTL文件描述包括這些路徑的源和目的地的設(shè)計(jì)的路徑。源和目的地可包括觸發(fā)器或設(shè)計(jì)的其它狀態(tài)器件。
[0008]然后，可識(shí)別邊帶文件的設(shè)計(jì)約束。這些設(shè)計(jì)約束包括多循環(huán)路徑。可使用計(jì)算機(jī)，通過復(fù)制多循環(huán)路徑的多個(gè)部分以創(chuàng)建復(fù)制的多循環(huán)路徑、在復(fù)制的多循環(huán)路徑中插入延遲以及將原始多循環(huán)路徑從它們的源截?cái)鄟硇拚O(shè)計(jì)。在這一點(diǎn)，包括多循環(huán)路徑信息的經(jīng)修正設(shè)計(jì)可被模擬。
[0009]多循環(huán)路徑的復(fù)制部分可包括多循環(huán)路徑的復(fù)制和組合邏輯。在一個(gè)實(shí)施例中，至少連接至多循環(huán)路徑的源的組合邏輯可被復(fù)制。在另一實(shí)施例中，多循環(huán)路徑的所有組合邏輯被復(fù)制。在又一實(shí)施例中，可將經(jīng)復(fù)制的組合邏輯最小化以確保每個(gè)多循環(huán)路徑的插入延遲僅影響該多循環(huán)路徑。
[0010]插入延遲可以是可控的。在一個(gè)實(shí)施例中，這些延遲可由用戶選擇。每個(gè)延遲可落在由用戶規(guī)定的范圍內(nèi)或小于由用戶規(guī)定的最大延遲。每個(gè)延遲可用于一個(gè)或多個(gè)RTL模擬。在一個(gè)實(shí)施例中，可根據(jù)多循環(huán)的值對(duì)設(shè)計(jì)進(jìn)行修正。
[0011]還描述了存儲(chǔ)用于改善寄存器傳輸級(jí)(RTL)模擬的計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)可讀介質(zhì)。當(dāng)由計(jì)算機(jī)執(zhí)行時(shí)，這些指令可執(zhí)行前述的步驟。還描述了一種用于改善寄存器傳輸級(jí)(RTL)模擬的系統(tǒng)。該系統(tǒng)可包括被配置成執(zhí)行前述步驟的處理器。
【專利附圖】

【附圖說明】
[0012]圖1A示出包括具有居間組合邏輯的多個(gè)源和目的地的設(shè)計(jì)。在這種設(shè)計(jì)中，已指定一個(gè)多循環(huán)路徑。
[0013]圖1B示出可出現(xiàn)在具有指定的多循環(huán)路徑的圖1A設(shè)計(jì)中的多個(gè)單循環(huán)路徑。
[0014]圖1C示出可能導(dǎo)致錯(cuò)誤分析的具有布局延遲的圖1B的設(shè)計(jì)。
[0015]圖2A示出具有多循環(huán)路徑的復(fù)制部分及其相關(guān)延遲的圖1B的設(shè)計(jì)。
[0016]圖2B示出具有多循環(huán)路徑的另一復(fù)制部分及其相關(guān)延遲的圖1B的設(shè)計(jì)。
[0017]圖3示出提供改善的RTL模擬的技術(shù)。
[0018]圖4解說示例性數(shù)字ASIC設(shè)計(jì)流的簡化示圖。
【具體實(shí)施方式】
[0019]根據(jù)改善的RTL模擬的一個(gè)方面，有關(guān)多循環(huán)路徑的信息可被訪問和使用。具體地說，在設(shè)計(jì)約束文件中可供使用的多循環(huán)路徑信息可被訪問和用于在RTL模擬中進(jìn)行時(shí)序分析。該信息可有利地增大RTL模擬引擎以逼近目的地寄存器處的循環(huán)延遲，由此提供RTL級(jí)的電路表現(xiàn)的更現(xiàn)實(shí)近似。尤其，RTL模擬比門級(jí)模擬快幾個(gè)數(shù)量級(jí)。此外，相比等待直到門級(jí)模擬，在RTL模擬過程中更容易校正與多循環(huán)路徑關(guān)聯(lián)的設(shè)計(jì)缺陷。因此，相比傳統(tǒng)RTL模擬，用多循環(huán)路徑信息改善RTL模擬在驗(yàn)證置信度方面提供了顯著改善。
[0020]圖1A示出一種簡化設(shè)計(jì)100，其包括多個(gè)源101-104、多個(gè)多目的地111-114以及居間組合邏輯110。注意，源和目的地可通過狀態(tài)器件實(shí)現(xiàn)，例如觸發(fā)器或其它寄存器。此外注意，源和目的地可具有一一對(duì)應(yīng)以外的關(guān)系。例如，源101可具有兩個(gè)目的地113、114。在其它實(shí)施例中，多源可具有相同的目的地，例如源103、104具有單個(gè)目的地111。
[0021]尤其，在典型設(shè)計(jì)中，多循環(huán)路徑與單循環(huán)路徑相互混合。例如，在圖1A中，在源103和目的地112之間指定多循環(huán)路徑120。源101-104和目的地111-114 (為簡化起見未示出)之間的其它路徑是傳統(tǒng)的單循環(huán)路徑。
[0022]根據(jù)改善的RTL模擬，邊帶文件(例如在門級(jí)模擬期間通常使用的設(shè)計(jì)約束文件)可指示從與多循環(huán)路徑120關(guān)聯(lián)的源103的任何轉(zhuǎn)移將在N個(gè)時(shí)鐘循環(huán)(其中N是由用戶設(shè)定的正整數(shù))后到達(dá)目的地112。該延遲值改變將被并入驅(qū)動(dòng)目的地112的任何邏輯錐(即如果有的話將多個(gè)源考慮在內(nèi))。注意對(duì)于驅(qū)動(dòng)目的地112的所有其它源來說，那些其它源的轉(zhuǎn)移將在單個(gè)循環(huán)內(nèi)到達(dá)目的地112。在圖1A所示的配置中，目的地111、113和114關(guān)聯(lián)于單個(gè)循環(huán)路徑并因此由當(dāng)前值驅(qū)動(dòng)。如下面更詳細(xì)描述的那樣，只有從源103至目的地112的值(即指定的多循環(huán)路徑120)應(yīng)當(dāng)被延遲。[0023]圖1B示出可出現(xiàn)在具有多循環(huán)路徑120的設(shè)計(jì)100中的多個(gè)單循環(huán)路徑。注意，組合邏輯110 (圖1A)包括組合邏輯110A、110BUIOC和IIOD。在設(shè)計(jì)100中，源101、102和103具有通過組合邏輯IlOB至目的地111的單循環(huán)路徑。源104具有通過組合邏輯IlOD至目的地113、114的單循環(huán)路徑以及通過組合邏輯IlOC至目的地112的單循環(huán)路徑。
[0024]尤其，RTL模擬工具不具有實(shí)際的電路實(shí)現(xiàn)和時(shí)序細(xì)節(jié)。因此，RTL工具無法沿多循環(huán)路徑分配延遲。然而，僅在多循環(huán)路徑的輸入或輸出處設(shè)置延遲可能會(huì)導(dǎo)致錯(cuò)誤的分析。例如，圖1C示出設(shè)置在多循環(huán)路徑120的輸入處的延遲120。不幸的是，盡管延遲120提供多循環(huán)路徑120的正確延遲，但它向源103和目的地111之間的路徑提供錯(cuò)誤的信息。類似地，設(shè)置在多循環(huán)路徑120輸出處的延遲130將錯(cuò)誤信息提供給源104和目的地112之間的路徑。
[0025]因此，為了確保與多循環(huán)路徑關(guān)聯(lián)的延遲不干擾任何其它路徑，改善的RTL模擬工具可復(fù)制多循環(huán)路徑的一些部分并從其源斷開/截?cái)嘣荚O(shè)計(jì)中的原始多循環(huán)路徑。例如，圖2A示出設(shè)計(jì)200，該設(shè)計(jì)200復(fù)制一部分多循環(huán)路徑120以創(chuàng)建經(jīng)修正的多循環(huán)路徑201。在該實(shí)施例中，RTL工具可復(fù)制多循環(huán)路徑120的包括組合邏輯110的部分，由此創(chuàng)建新的組合邏輯110A’。在這種配置中，多循環(huán)路徑201將源103經(jīng)由組合邏輯IlOAIPIlOC連接至目的地112，并且延遲210可被設(shè)置在多循環(huán)路徑201的輸入處。尤其，延遲210將不影響設(shè)計(jì)200中的任何其它路徑。在這一點(diǎn)，多循環(huán)路徑210可在其原始源(即節(jié)點(diǎn)220)處被截?cái)?，由此允許RTL工具有效地忽略其對(duì)設(shè)計(jì)200的作用。注意，這種截?cái)嘁膊挥绊懺O(shè)計(jì)200中的任何其它路徑。
[0026]在另一實(shí)施例中，多循環(huán)路徑120可完全被復(fù)制(除了源和目的地)，如圖2B的設(shè)計(jì)200’所示那樣。在該實(shí)施例中，經(jīng)修正的多循環(huán)路徑240包括新的組合邏輯110A”和新的組合邏輯110C’。在這種配置中，經(jīng)修正的多循環(huán)路徑240將源103經(jīng)由組合邏輯110A”和110C’連接至目的地112，并且延遲241可被設(shè)置在多循環(huán)路徑240的輸入處。尤其，延遲241將不影響設(shè)計(jì)200’中的任何其它路徑。同樣，多循環(huán)路徑210可在其輸入(即在節(jié)點(diǎn)220)處被截?cái)啵纱嗽试SRTL工具有效地忽略其對(duì)設(shè)計(jì)200’的作用。
[0027]在一個(gè)實(shí)施例中，多循環(huán)路徑的被復(fù)制的實(shí)際部分可基于設(shè)計(jì)中出現(xiàn)的具體邏輯扇入(fan-1n)和扇出(fan-out)。具體地說,每個(gè)多循環(huán)路徑的被復(fù)制的部分可由最小量被復(fù)制的組合邏輯確定，所述最小量被復(fù)制的組合邏輯確保設(shè)計(jì)中沒有其它路徑受到影響。在該實(shí)施例中，RTL工具將首先創(chuàng)建設(shè)計(jì)200 (圖2A)并判斷是否影響到任何其它路徑。如果否，則RTL工具可將多循環(huán)路徑201保存在經(jīng)修正的設(shè)計(jì)文件中以供RTL模擬期間使用。如果是，則RTL工具可復(fù)制更多的組合邏輯以創(chuàng)建設(shè)計(jì)200’(圖2B)。重復(fù)這個(gè)過程，直到經(jīng)復(fù)制的組合邏輯導(dǎo)致不影響設(shè)計(jì)中的任何其它路徑的多循環(huán)路徑。在該實(shí)施例中，對(duì)于圖2A所示的配置，RTL工具將保存多循環(huán)路徑201并且不前進(jìn)至圖2B所示的配置。
[0028]注意，設(shè)計(jì)200 (圖2A)和設(shè)計(jì)200’ (圖2B)在功能上與設(shè)計(jì)100 (圖1B)相同。即，
[0029]目的地11 l=f (源 101，源 102，源 103)
[0030]目的地112=f?(源 103，源 104)[0031]目的地113=f (源 104)
[0032]目的地114=f (源 104)
[0033]事實(shí)上，多循環(huán)路徑的復(fù)制部分不在所制造的IC中產(chǎn)生實(shí)際新的路徑。換句話說，多循環(huán)路徑的經(jīng)復(fù)制部分在RTL模擬期間僅由RTL工具使用。
[0034]圖3示出提供改善的RTL模擬的示例性技術(shù)。在步驟301，RTL工具訪問用戶RTL文件(它指示設(shè)計(jì)中的所有路徑，包括源和目的地)以及邊帶文件(它包括一個(gè)或多個(gè)設(shè)計(jì)約束)。在步驟302中，RTL工具識(shí)別設(shè)計(jì)約束并修正RTL文件中提供的設(shè)計(jì)。這種修正包括:產(chǎn)生多循環(huán)路徑的經(jīng)復(fù)制部分(它們被標(biāo)識(shí)為邊帶文件中的設(shè)計(jì)約束)；以及在經(jīng)修正的多循環(huán)路徑的輸入處插入延遲。如前所述，多循環(huán)路徑的各個(gè)部分的復(fù)制可包括路徑的組合邏輯。原始多循環(huán)路徑可從其源被截?cái)?。在步驟303，RTL工具模擬經(jīng)修正的設(shè)計(jì)以在RTL級(jí)產(chǎn)生精確的時(shí)序結(jié)果。步驟304可輸出這些時(shí)序結(jié)果。
[0035]尤其，插入的延遲現(xiàn)在可以是完全可控的。也就是說，回來參見圖2A，用戶能容易地將延遲210規(guī)定為具有多個(gè)延遲，其中第一模擬可使用第一延遲210，第二模擬可使用第二延遲210，等等。在一個(gè)實(shí)施例中，RTL工具可對(duì)一個(gè)模擬使用由用戶規(guī)定的最大延遲值并隨后自動(dòng)地使用比該最大規(guī)定的延遲更小的一個(gè)或多個(gè)延遲值來執(zhí)行另外的模擬。在另一實(shí)施例中，RTL工具可使用由用戶規(guī)定的延遲值范圍內(nèi)的一個(gè)或多個(gè)延遲值。如前面提到的，可在一個(gè)或多個(gè)RTL模擬中使用這些延遲。
[0036]典型的設(shè)計(jì)具有有限數(shù)量的多循環(huán)路徑，例如低于路徑總數(shù)的I %。因此，該多循環(huán)路徑的復(fù)制部分的模擬具有非常小的凈空，同時(shí)允許RTL工具將具體多循環(huán)路徑的多循環(huán)信息考慮在內(nèi)，而不影響設(shè)計(jì)中的任何其它路徑。
[0037]圖4示出可包括具有多循環(huán)路徑信息的RTL模擬的示例性數(shù)字ASIC設(shè)計(jì)流的簡化示圖。在高層，該過程始于產(chǎn)品理念(步驟400)并且在EDA軟件設(shè)計(jì)過程中實(shí)現(xiàn)(步驟410)。當(dāng)設(shè)計(jì)最終定稿時(shí)，其可被下線(事件440)。在下線之后，發(fā)生制造過程(步驟450)和封裝及組裝過程(步驟460)，最終得到完工的芯片(結(jié)果470)。
[0038]EDA軟件設(shè)計(jì)過程(步驟410)實(shí)際包括數(shù)個(gè)步驟412-430，出于簡單起見這些步驟以線性方式示出。在實(shí)際ASIC設(shè)計(jì)過程中，特定設(shè)計(jì)可能不得不回退歷經(jīng)各步驟直到通過某些測(cè)試。類似地，在任何實(shí)際的設(shè)計(jì)過程中，這些步驟可能以不同次序和組合發(fā)生。本說明書因此借助于上下文和一般化解釋來提供，而不是作為用于特定ASIC的具體或推薦的設(shè)計(jì)流來提供的。
[0039]現(xiàn)在將提供EDA軟件設(shè)計(jì)過程(步驟410)的組成步驟的簡要描述。系統(tǒng)設(shè)計(jì)(步驟412):設(shè)計(jì)人員描述他們想要實(shí)現(xiàn)的功能性，他們可執(zhí)行假設(shè)情景(what-1f)規(guī)劃以精煉功能性、核查成本等等。硬件-軟件架構(gòu)劃分可在這一級(jí)發(fā)生。在此步驟可使用的來自Synopsys 公司的不例性 EDA 軟件產(chǎn)品包括 Model Architect、Saber、System Studio、以及Designffare ?產(chǎn)品。
[0040]邏輯設(shè)計(jì)和功能驗(yàn)證(步驟414):在該階段，編寫用于系統(tǒng)中的模塊的VHDL或Verilog代碼，并且檢查該設(shè)計(jì)的功能準(zhǔn)確性。更具體地，檢查該設(shè)計(jì)以確保其產(chǎn)生正確的輸出。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括VCS、VERA,DesignWaii R fcgellan、Formality、ESP以及LEDA產(chǎn)品。在一個(gè)實(shí)施例中，使用多循環(huán)路徑信息的經(jīng)改善RTL模擬可在步驟414中執(zhí)行。[0041]合成及測(cè)試設(shè)計(jì)(步驟416):這里，VHDL/Verilog被轉(zhuǎn)譯成網(wǎng)表?？舍槍?duì)目標(biāo)技術(shù)對(duì)該網(wǎng)表進(jìn)行優(yōu)化。另外，發(fā)生對(duì)測(cè)試的設(shè)計(jì)和實(shí)現(xiàn)以準(zhǔn)許對(duì)完工的芯片進(jìn)行檢查。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括Design Compiler PowerCompiler、DFTMAX> TetraMAX、以及 DesignWare ?產(chǎn)品。
[0042]網(wǎng)表驗(yàn)證(步驟418):在此步驟，檢查網(wǎng)表對(duì)時(shí)序約束的順應(yīng)性以及與VHDL/Verilog源代碼的對(duì)應(yīng)性。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括 Formality、PrimeTime> 以及 VCS 產(chǎn)品。
[0043]設(shè)計(jì)規(guī)劃(步驟420):這里，構(gòu)造芯片的整體平面布置圖并分析其時(shí)序和頂層走線。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括Astro和ICCompiler (編譯器)產(chǎn)品。
[0044]物理實(shí)現(xiàn)(步驟422):在此步驟發(fā)生布局(電路元件的定位)和走線(這些電路元件的連接)。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括Astro和ICCompiler 產(chǎn)品。
[0045]分析和提取(步驟424):在此步驟，在晶體管級(jí)驗(yàn)證電路功能，這進(jìn)而準(zhǔn)許假設(shè)情景(what-1f)精煉。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括AstroRail、PrimeRail、Primetime、以及 Star RC/XT 產(chǎn)品。
[0046]物理驗(yàn)證(步驟426):在該步驟，執(zhí)行各種檢查功能以確保以下各項(xiàng)的正確性:制造、電氣問題、光刻問題和電路。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括Hercules產(chǎn)品。
[0047]分辨率增強(qiáng)(步驟428):此步驟涉及對(duì)版圖的幾何學(xué)操縱以改善設(shè)計(jì)的可制造性。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括Proteus、ProteusAF以及PSMGen產(chǎn)品。
[0048]掩模數(shù)據(jù)制備(步驟430):此步驟提供“下線”數(shù)據(jù)以用來產(chǎn)生光刻掩模，以用于產(chǎn)生完成的芯片。在此步驟可使用的來自Synopsys公司的示例性EDA軟件產(chǎn)品包括CATS (R)廣品系。
[0049]具有多循環(huán)路徑信息的RTL模擬可以有利地在一個(gè)或多個(gè)計(jì)算機(jī)程序中實(shí)現(xiàn)，該一個(gè)或多個(gè)計(jì)算機(jī)程序在包括耦合的至少一個(gè)可編程處理器的可編程系統(tǒng)上執(zhí)行，該至少一個(gè)可編程處理器用于從和向數(shù)據(jù)存儲(chǔ)系統(tǒng)、至少一個(gè)輸入設(shè)備和至少一個(gè)輸出設(shè)備接收和發(fā)送數(shù)據(jù)和指令。每一個(gè)計(jì)算機(jī)程序都可以用高級(jí)過程或面向?qū)ο缶幊陶Z言、或者在需要時(shí)用匯編或機(jī)器語言來實(shí)現(xiàn)；并且在任何情況下，該語言都可以是經(jīng)編譯或經(jīng)解釋的語言。合適的處理器包括例如通用和專用微處理器以及其它類型的微控制器。一般而言，處理器將從只讀存儲(chǔ)器和/或隨機(jī)存取存儲(chǔ)器接收指令和數(shù)據(jù)。一般而言，計(jì)算機(jī)將包括用于存儲(chǔ)數(shù)據(jù)文件的一個(gè)或更多個(gè)大容量存儲(chǔ)設(shè)備；這類設(shè)備包括諸如內(nèi)置硬盤和可移動(dòng)盤等磁盤、磁光盤和光盤。適于有形地實(shí)施計(jì)算機(jī)程序指令和數(shù)據(jù)的存儲(chǔ)設(shè)備包括所有形式的非易失存儲(chǔ)器，例如包括:半導(dǎo)體存儲(chǔ)設(shè)備，諸如EPROM、EEPROM和閃存設(shè)備；磁盤，諸如內(nèi)置硬盤或可移動(dòng)盤；磁光盤；以及⑶ROM盤。上述各項(xiàng)中的任一個(gè)可由專用集成電路(ASIC)補(bǔ)充或被結(jié)合在ASIC中。
[0050]本文中所描述的實(shí)施例不旨在是窮盡性的，或者將本發(fā)明限于所公開的確切形式。由此，許多修改和改變將是顯而易見的。因此，本發(fā)明的范圍旨在由所附權(quán)利要求書及其等效物定義。
【權(quán)利要求】
1.一種用于改善寄存器傳輸級(jí)(RTL)模擬的方法，所述方法包括: 訪問一設(shè)計(jì)的RTL文件和邊帶文件； 標(biāo)識(shí)所述邊帶文件中的設(shè)計(jì)約束，所述設(shè)計(jì)約束包括多循環(huán)路徑； 使用計(jì)算機(jī)，通過復(fù)制多循環(huán)路徑的各部分以創(chuàng)建經(jīng)修正的多循環(huán)路徑、在經(jīng)修正的多循環(huán)路徑中插入延遲以及將多循環(huán)路徑從其源截?cái)鄟硇拚O(shè)計(jì)；以及 在所述RTL模擬過程中模擬所述經(jīng)修正的設(shè)計(jì)。
2.如權(quán)利要求1所述的方法，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的某些組合邏輯。
3.如權(quán)利要求2所述的方法，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的全部組合邏輯。
4.如權(quán)利要求2所述的方法，其特征在于，所述延遲是可控的。
5.如權(quán)利要求2所述的方法，其特征在于，所述延遲是可由用戶選擇的。
6.如權(quán)利要求2所述的方法，其特征在于，每個(gè)延遲在由用戶規(guī)定的范圍內(nèi)，并可用于一個(gè)或多個(gè)RTL模擬。
7.如權(quán)利 要求2所述的方法，其特征在于，每個(gè)延遲小于由用戶規(guī)定的最大延遲，并可用于一個(gè)或多個(gè)RTL模擬。
8.一種存儲(chǔ)用于改善寄存器傳輸級(jí)(RTL)模擬的計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)可讀介質(zhì)，當(dāng)由計(jì)算機(jī)執(zhí)行時(shí)所述指令執(zhí)行下列步驟，包括: 訪問一設(shè)計(jì)的RTL文件和邊帶文件； 標(biāo)識(shí)所述邊帶文件中的設(shè)計(jì)約束，所述設(shè)計(jì)約束包括多循環(huán)路徑； 通過復(fù)制多循環(huán)路徑的各部分以創(chuàng)建經(jīng)修正的多循環(huán)路徑、在經(jīng)修正的多循環(huán)路徑中插入延遲以及將多循環(huán)路徑從其源截?cái)鄟硇拚O(shè)計(jì)；以及 在所述RTL模擬過程中模擬所述經(jīng)修正的設(shè)計(jì)。
9.如權(quán)利要求8所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的某些組合邏輯。
10.如權(quán)利要求9所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的全部組合邏輯。
11.如權(quán)利要求9所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，所述延遲是可控的。
12.如權(quán)利要求9所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，所述延遲是可由用戶選擇的。
13.如權(quán)利要求9所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，每個(gè)延遲在由用戶規(guī)定的范圍內(nèi)，并可用于一個(gè)或多個(gè)RTL模擬。
14.如權(quán)利要求9所述的計(jì)算機(jī)可讀介質(zhì)，其特征在于，每個(gè)延遲小于由用戶規(guī)定的最大延遲，并可用于一個(gè)或多個(gè)RTL模擬。
15.一種用于改善寄存器傳輸級(jí)(RTL)模擬的系統(tǒng)，所述系統(tǒng)包括處理器，所述處理器被配置成執(zhí)行下列步驟，包括: 訪問一設(shè)計(jì)的RTL文件和邊帶文件； 標(biāo)識(shí)所述邊帶文件中的設(shè)計(jì)約束，所述設(shè)計(jì)約束包括多循環(huán)路徑； 使用計(jì)算機(jī)通過復(fù)制多循環(huán)路徑的各個(gè)部分以創(chuàng)建經(jīng)修正的多循環(huán)路徑、在經(jīng)修正的多循環(huán)路徑中插入延遲以及將多循環(huán)路徑從其源截?cái)鄟硇拚O(shè)計(jì)；以及在所述RTL模擬過程中模擬所述經(jīng)修正的設(shè)計(jì)。
16.如權(quán)利要求15所述的系統(tǒng)，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的某些組合邏輯。
17.如權(quán)利要求16所述的系統(tǒng)，其特征在于，復(fù)制所述多循環(huán)路徑的各部分包括復(fù)制所述多循環(huán)路徑的全部組合邏輯。
18.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述延遲是可控的。
19.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述延遲是可由用戶選擇的。
20.如權(quán)利要求16所述的系統(tǒng)，其特征在于，每個(gè)延遲在由用戶規(guī)定的范圍內(nèi)，并可用于一個(gè)或多個(gè)RTL模擬。
21.如權(quán)利要求16所述的系統(tǒng)，其特征在于，每個(gè)延遲小于由用戶規(guī)定的最大延遲，并可用于一個(gè)或多個(gè)RTL模擬`
【文檔編號(hào)】G06F17/50GK103548026SQ201280021607
【公開日】2014年1月29日 申請(qǐng)日期:2012年2月28日 優(yōu)先權(quán)日:2011年3月3日
【發(fā)明者】K·蒂, B·P·格帕蘭, D·戈斯瓦密 申請(qǐng)人:辛奧普希斯股份有限公司