用于調(diào)試任何片上系統(tǒng)狀態(tài)、功率模式、重置、時(shí)鐘和復(fù)雜數(shù)字邏輯的基于異步可編程 ...的制作方法
【專利摘要】公開了異步調(diào)試接口，其允許JTAG代理、基于JTAG的調(diào)試器、固件和軟件調(diào)試、訪問和覆蓋正在被測(cè)試的核心邏輯的任何功能寄存器、中斷寄存器、功率/時(shí)鐘選通使能等等。所述異步調(diào)試接口在寬范圍的時(shí)鐘頻率下工作，并且允許讀事務(wù)和寫事務(wù)在不切換到調(diào)試或測(cè)試模式的情況下在側(cè)通道上以及片上處理器結(jié)構(gòu)內(nèi)發(fā)生。所述異步調(diào)試接口使用雙線和四線JTAG控制器配置工作，并且符合諸如1149.1、1149.7等等IEEE標(biāo)準(zhǔn)，并且提供調(diào)試復(fù)雜的片上系統(tǒng)狀態(tài)和片上產(chǎn)品的有效和無縫的方式。
【專利說明】用于調(diào)試任何片上系統(tǒng)狀態(tài)、功率模式、重置、時(shí)鐘和復(fù)雜數(shù)字邏輯的基于異步可編程JTAG的接口

【技術(shù)領(lǐng)域】
[0001 ] 本申請(qǐng)涉及在1149標(biāo)準(zhǔn)下的測(cè)試設(shè)備體系結(jié)構(gòu)。

【背景技術(shù)】
[0002]聯(lián)合測(cè)試行動(dòng)組(JTAG)是稍后被標(biāo)準(zhǔn)化為IEEE 1149.1“Standard Test AccessPort and Boundary-Scan Architecture”的內(nèi)容的通用名稱,其中IEEE是電氣與電子工程師學(xué)會(huì)的簡(jiǎn)稱。IEEE 1149.7標(biāo)準(zhǔn)是IEEE 1149.1的補(bǔ)充標(biāo)準(zhǔn)，增加了額外的功能。JTAG最初被設(shè)計(jì)用于使用邊界掃描來測(cè)試印刷電路板并且仍然廣泛用于這一應(yīng)用。
[0003]IEEE 1149的“邊界掃描體系結(jié)構(gòu)”使用用于設(shè)置并讀取管腳上的值的5管腳串行協(xié)議而不直接訪問核心邏輯。被稱為邊界掃描寄存器(BSG)的串行掃描路徑攔截位于核心邏輯和管腳之間的信號(hào)。當(dāng)系統(tǒng)不在測(cè)試模式中時(shí)，邊界掃描寄存器將核心邏輯的信號(hào)透明地連接到管腳。在測(cè)試模式中，BSR可以用于設(shè)置和/或讀取值。在外部模式中，被設(shè)置或讀取的值將是也被稱為“管腳”的I/O焊盤的值。在內(nèi)部模式中，被設(shè)置或讀取的值將是核心邏輯的值。
[0004]BSR是移位寄存器，其形成位于核心邏輯周圍的路徑。正在被測(cè)試的系統(tǒng)的核心邏輯的信號(hào)管腳連接到構(gòu)成BSR的單元，這些單元圍繞核心邏輯(邊界)。移位寄存器連接到測(cè)試設(shè)備的輸入和出口，允許將測(cè)試向量發(fā)送到BSR，因而測(cè)試核心邏輯。
[0005]盡管這一標(biāo)準(zhǔn)化方案，但是由于在測(cè)系統(tǒng)處于“測(cè)試”模式中，一些實(shí)時(shí)情形沒有使用邊界掃描體系結(jié)構(gòu)被測(cè)試。
[0006]因而，存在對(duì)于一種克服現(xiàn)有技術(shù)的缺點(diǎn)的用于執(zhí)行核心邏輯的實(shí)時(shí)測(cè)試的機(jī)制的持續(xù)需要。

【專利附圖】

【附圖說明】
[0007]通過參照結(jié)合附圖的下面詳細(xì)描述，本文檔的前述方面和許多伴隨的優(yōu)點(diǎn)將變得更好理解，因此將變得更容易被認(rèn)識(shí)到，其中相似的附圖標(biāo)記在各種視圖中始終表示相似的部件，除非以其它方式規(guī)定。
[0008]圖1是根據(jù)一些實(shí)施例的異步調(diào)試接口的簡(jiǎn)化方框圖；
[0009]圖2是根據(jù)一些實(shí)施例包括圖1的核心邏輯和TAP控制器的在IEEEl 149下的邊界掃描體系結(jié)構(gòu)的簡(jiǎn)化方框圖；
[0010]圖3是根據(jù)一些實(shí)施例對(duì)于構(gòu)成圖1的核心邏輯的不同芯片復(fù)制的圖2的邊界掃描體系結(jié)構(gòu)的方框圖；
[0011 ] 圖4是根據(jù)一些實(shí)施例由圖1的異步調(diào)試接口的TAP控制器使用的狀態(tài)機(jī)；
[0012]圖5是根據(jù)一些實(shí)施例的圖1的異步調(diào)試接口的讀接口的示意圖；
[0013]圖6是根據(jù)一些實(shí)施例的圖1的異步調(diào)試接口的寫接口的示意圖；
[0014]圖7是表示根據(jù)一些實(shí)施例圖1的異步調(diào)試接口的讀接口和寫接口與優(yōu)先級(jí)仲裁器之間的連接的示意性方框圖；
[0015]圖8是根據(jù)一些實(shí)施例由圖1的異步調(diào)試接口使用的優(yōu)先級(jí)仲裁器的示意圖；
[0016]圖9是根據(jù)一些實(shí)施例在圖1的異步調(diào)試接口中由軟件使用來管理TAP控制器中的空閑狀態(tài)的查找表；以及
[0017]圖10是根據(jù)一些實(shí)施例由圖1的異步調(diào)試接口執(zhí)行的寫操作的流程圖。

【具體實(shí)施方式】
[0018]根據(jù)本文描述的實(shí)施例，公開了異步調(diào)試接口，其允許JTAG代理、基于JTAG的調(diào)試器、固件和軟件調(diào)試、訪問和覆蓋正在被測(cè)試的核心邏輯的任何功能寄存器、中斷寄存器、功率/時(shí)鐘選通使能等等。異步調(diào)試接口在寬范圍的時(shí)鐘頻率下工作，并且允許讀事務(wù)和寫事務(wù)發(fā)生在側(cè)通道上以及片上處理器結(jié)構(gòu)內(nèi)而不必切換到調(diào)試或測(cè)試模式中。異步調(diào)試接口使用雙線和四線JTAG控制器配置進(jìn)行工作，并且符合IEEE標(biāo)準(zhǔn)，例如1149.1、1149.7等等，并且提供調(diào)試復(fù)雜的片上系統(tǒng)狀態(tài)和片上系統(tǒng)廣品的有效和無縫的方式。
[0019]在下面的詳細(xì)描述中，參照通過說明的方式示出可以在其中實(shí)踐本文描述的主題的具體實(shí)施例的附圖。然而，應(yīng)該理解，本領(lǐng)域中的普通技術(shù)人員在閱讀本公開時(shí)，其它實(shí)施例將變得明顯。下面的詳細(xì)描述因此不應(yīng)該在限制的意義上被解釋，因?yàn)橹黝}的范圍由權(quán)利要求限定。
[0020]根據(jù)一些實(shí)施例，圖1中描繪了異步調(diào)試接口 100的簡(jiǎn)化方框圖。異步調(diào)試接口100由讀接口 200、寫接口 300、優(yōu)先級(jí)仲裁器400和智能單元350組成。異步調(diào)試接口 100在核心邏輯500上按照兩種方式實(shí)時(shí)地操作:1)經(jīng)過到核心邏輯的側(cè)通道連接260，以及2)通過經(jīng)過JTAG接口 250利用JTAG調(diào)試器250和TAP控制器600。異步調(diào)試接口 100因而被嵌入在JTAG網(wǎng)絡(luò)中(例如JTAG調(diào)試器250和一個(gè)或多個(gè)TAP控制器600)中。
[0021]如在本文使用的，當(dāng)正在被測(cè)試的核心邏輯500在其正常狀態(tài)中操作時(shí)，即，在其操作中沒有任何中斷時(shí)，異步調(diào)試接口 100被認(rèn)為實(shí)時(shí)地運(yùn)行。因而，異步調(diào)試接口 100在不改變?cè)诤诵倪壿?00內(nèi)操作的任何時(shí)鐘的速度的情況下并且在不改變由核心邏輯接收的功率的情況下進(jìn)行操作，。關(guān)于最后一點(diǎn)，當(dāng)異步調(diào)試接口 100正在核心邏輯上實(shí)時(shí)地運(yùn)行測(cè)試時(shí)，核心邏輯500未被置于低功率操作狀態(tài)中。
[0022]JTAG調(diào)試器250和TAP或測(cè)試訪問端口、控制器600被設(shè)計(jì)為在包括但不局限于IEEE 1149.1和IEEE 1149.7 (在本文被稱為JTAG標(biāo)準(zhǔn))的IEEE 1149標(biāo)準(zhǔn)下進(jìn)行操作。盡管JTAG調(diào)試器250能夠在核心邏輯500處于測(cè)試模式中時(shí)在該核心邏輯上執(zhí)行測(cè)試，但是異步調(diào)試接口 100在核心邏輯500上實(shí)時(shí)地進(jìn)行操作。異步調(diào)試接口 100因而利用JTAG調(diào)試器250和TAP控制器600的能力，但是包括沒有由JTAG調(diào)試器250提供的額外的能力，以便在不干擾核心邏輯500的正常操作的情況下便于執(zhí)行實(shí)時(shí)測(cè)試。
[0023]異步調(diào)試接口 100的讀接口 200和寫接口 300處理位于TAP控制器600和核心邏輯500之間的協(xié)議。核心邏輯500至少包括主機(jī)CPU 220。在圖1的簡(jiǎn)化表示中，核心邏輯500包括主機(jī)CPU 220和通過開放核心協(xié)議(OCP)總線230耦合到主機(jī)的一個(gè)或多個(gè)額外的CPU 240。為了簡(jiǎn)單起見，核心邏輯500中的其它電路未在圖1中重點(diǎn)介紹，但是核心邏輯可以包括額外的功能，包括但不局限于聯(lián)網(wǎng)能力、圖形和視頻能力、易失性和非易失性存儲(chǔ)介質(zhì)以及外圍設(shè)備電路。優(yōu)先級(jí)仲裁器400解決在JTAG調(diào)試器250和主機(jī)CPU 220或核心邏輯500的其它CPU 240之間的沖突，當(dāng)這二者同時(shí)試圖訪問OCP總線230時(shí)。
[0024]智能單元350可以由硬件邏輯和/或由處理器(未示出)執(zhí)行的軟件程序構(gòu)成。在一些實(shí)施例中，智能單元350包括結(jié)合JTAG調(diào)試器250使用來測(cè)試核心邏輯500的測(cè)試套件450和查找表550。
[0025]在一些實(shí)施例中，如下所述，智能單元350包括被發(fā)送到JTAG調(diào)試器250的查找表550。查找表550使JTAG調(diào)試器250能夠獲得TAP控制器600在等待來自優(yōu)先級(jí)仲裁器400的總線訪問許可時(shí)需要處于空閑狀態(tài)中的時(shí)鐘周期的數(shù)量。在一些實(shí)施例中，查找表550中的值由在確定空閑狀態(tài)時(shí)鐘周期時(shí)采用TAP控制器600和核心邏輯500的相對(duì)時(shí)鐘速率的新穎公式確定。
[0026]常規(guī)調(diào)試方法是將也被稱為在測(cè)系統(tǒng)的正在被測(cè)試的系統(tǒng)置于特定的測(cè)試或調(diào)試模式中，固定頻率下的單個(gè)時(shí)鐘用于在測(cè)系統(tǒng)和測(cè)試邏輯二者。在圖1中，例如，核心邏輯500是在測(cè)系統(tǒng)。在常規(guī)調(diào)試下，核心邏輯500因而在其功能模式和測(cè)試模式之間進(jìn)行切換，在其功能模式中，核心邏輯如所設(shè)計(jì)的進(jìn)行操作，而在測(cè)試模式中，調(diào)試操作被執(zhí)行。對(duì)于這一常規(guī)方案存在許多缺點(diǎn)，其中之一是，在測(cè)試模式中操作的核心邏輯沒有忠實(shí)地實(shí)時(shí)代表核心邏輯的操作。
[0027]相反，異步調(diào)試接口 100具有在不將核心邏輯500置于測(cè)試模式中的情況下調(diào)試或覆蓋任何片上系統(tǒng)狀態(tài)或特征的能力。使用這一接口，不需要減慢用于訪問核心邏輯500內(nèi)的任何功能邏輯的該核心邏輯的鎖相環(huán)時(shí)鐘。異步調(diào)試接口 100在寬范圍的JTAG以及功能時(shí)鐘頻率下工作，并且使用唯一的握手機(jī)制和異步協(xié)議來在功能域和測(cè)試時(shí)鐘域之間傳輸數(shù)據(jù)。異步調(diào)試接口 100因而提供在不需要昂貴的片上邏輯分析器的情況下實(shí)時(shí)地調(diào)試功能邏輯的強(qiáng)大的機(jī)制。
[0028]在進(jìn)一步描述異步調(diào)試接口之前，對(duì)在IEEE 1149下的邊界掃描體系結(jié)構(gòu)的介紹是適當(dāng)?shù)?。圖2示出了根據(jù)一些實(shí)施例符合1149的系統(tǒng)700的簡(jiǎn)化示意圖。(圖1的JTAG調(diào)試器250是符合1149的系統(tǒng)的示例。)圍繞核心邏輯500的是形成邊界掃描寄存器(BSR)的多個(gè)邊界掃描單元760A-760J(共同地，“邊界掃描單元760”)、相對(duì)應(yīng)的I/O焊盤770A-770J加上接收測(cè)試數(shù)據(jù)輸入(TDI)的輸入的I/O焊盤770K、指令寄存器710和指令解碼器740、旁路寄存器720、ID寄存器730、一個(gè)或多個(gè)設(shè)計(jì)專用外部測(cè)試數(shù)據(jù)寄存器750以及測(cè)試訪問端口控制器或者首先在圖1中介紹的TAP控制器600。TDI輸入經(jīng)過I/O焊盤770K被饋送到第一邊界掃描單元760A，經(jīng)過每一個(gè)隨后的邊界掃描單元760B、760C...760J被傳遞到測(cè)試數(shù)據(jù)輸出(TDO)輸出。
[0029]因?yàn)閮H存在單個(gè)數(shù)據(jù)輸入(TDI)，因此圖2的邊界掃描體系結(jié)構(gòu)是串行的。符合1149的系統(tǒng)700使用測(cè)試時(shí)鐘信號(hào)(TCK)來為數(shù)據(jù)輸入、測(cè)試模式狀態(tài)信號(hào)(TMS)和可選的測(cè)試重置信號(hào)(TRST)以及TDI和TDO信號(hào)計(jì)時(shí)。TAP控制器600是狀態(tài)機(jī)，轉(zhuǎn)換由TMS信號(hào)進(jìn)行控制。TAP控制器600的狀態(tài)機(jī)能夠完成重置操作，訪問指令寄存器并且訪問由指令寄存器選擇的數(shù)據(jù)。對(duì)于每一個(gè)TCK脈沖，數(shù)據(jù)的一個(gè)比特被傳輸?shù)絋DI輸入中并且被傳輸離開TDO輸出。
[0030]在核心邏輯500的正常操作期間，邊界掃描單元760是不可見的。系統(tǒng)700可以處于兩種測(cè)試模式，外部測(cè)試模式和內(nèi)部測(cè)試模式,之一中。在外部測(cè)試模式中，邊界掃描單元760用于設(shè)置并讀取I/O焊盤770的值。在內(nèi)部測(cè)試模式中，邊界掃描單元760用于設(shè)置并讀取核心邏輯500的值。
[0031]JTAG標(biāo)準(zhǔn)想象至少兩個(gè)測(cè)試數(shù)據(jù)寄存器，圍繞核心邏輯500的邊界掃描寄存器760和旁路寄存器720。此外，可以包括設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器以便實(shí)現(xiàn)設(shè)計(jì)專用測(cè)試。這些設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器可以是公共可訪問的，但是不要求是這樣的。在一些實(shí)施例中，每當(dāng)異步調(diào)試接口 100將被使用時(shí)，測(cè)試套件450使用用戶定義的(定制)指令對(duì)指令寄存器710進(jìn)行編程。
[0032]TAP控制器600可以由單個(gè)TAP控制器或彼此串聯(lián)布置的多個(gè)TAP控制器組成。圖3例如以具有N個(gè)單獨(dú)的TAP控制器的TAP控制器600為特征。這些單獨(dú)的TAP控制器中的每一個(gè)可以連接到核心邏輯500內(nèi)部的不同電路(500A、500B…500N)。為了簡(jiǎn)單起見，在本文被稱為“TAP控制器600”的控制器可以由單個(gè)TAP控制器或多個(gè)TAP控制器組成。
[0033]返回到圖2，符合1149的系統(tǒng)700的幾個(gè)寄存器被顯示為并聯(lián)連接在公共串行輸入(TDI)和公共串行輸出(TDO)之間的基于移位寄存器的元件的集合。指令寄存器710控制哪一個(gè)寄存器，邊界掃描寄存器760、設(shè)備ID寄存器730、設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器750之一或旁路寄存器720，在給定的時(shí)間形成位于TDI和TDO之間的串聯(lián)路徑。復(fù)用器790控制在TDI和TDO之間的串聯(lián)路徑，盡管可以替代地使用其它設(shè)備來控制串行輸出。
[0034]當(dāng)沒有選擇其它測(cè)試數(shù)據(jù)寄存器中的任意一個(gè)時(shí)，旁路寄存器720經(jīng)過該電路提供單比特串聯(lián)連接。因?yàn)榭赡艽嬖趲讉€(gè)TAP控制器600，每一個(gè)TAP控制器串聯(lián)連接到不同的測(cè)試電路(圖3)，旁路寄存器720允許測(cè)試數(shù)據(jù)在不影響其它部件的正常操作的情況下經(jīng)過設(shè)備流到該其它部件。因而，在其中電路500A未被測(cè)試但是電路500B被測(cè)試的圖3中，旁路寄存器720將與第一電路一起使用，使得測(cè)試數(shù)據(jù)本質(zhì)上完全繞過第一電路，并且繼續(xù)到第二測(cè)試電路。邊界掃描寄存器760允許板互連的測(cè)試并且檢測(cè)諸如開路和短路的生產(chǎn)缺陷。邊界掃描寄存器760還允許在測(cè)試它們的系統(tǒng)邏輯或流經(jīng)系統(tǒng)輸入和輸出的信號(hào)的采樣時(shí)訪問部件的輸入和輸出。設(shè)備識(shí)別寄存器730是允許確定制造商、零件號(hào)和部件的變體的可選的測(cè)試數(shù)據(jù)寄存器。
[0035]圖2還示出了設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器750。在1149.1和1149.7下可選的這些寄存器中的一個(gè)或多個(gè)允許訪問諸如自測(cè)試、掃描路徑等等的設(shè)計(jì)專用測(cè)試支持特征。它們可以是公共可用的或完全私有的，僅由例如接下來的安全認(rèn)證可訪問。
[0036]當(dāng)指令寄存器710指示用戶定義的指令時(shí)，設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器被激活。在一些實(shí)施例中，異步調(diào)試接口 100與這些外部測(cè)試數(shù)據(jù)寄存器750通過接口進(jìn)行連接。再次，基于設(shè)計(jì)要求，用戶定義的指令可以是公共的或私有的。
[0037]例如，如上所述，用戶定義的指令可以被發(fā)送到指令寄存器710 (通過測(cè)試套件450中的程序之一)，使得通過第一外部測(cè)試數(shù)據(jù)寄存器750的方式在串行輸入(TDI)和輸出(TDO)之間創(chuàng)建路徑。在下文中，執(zhí)行系統(tǒng)調(diào)試所需的數(shù)據(jù)和控制可以經(jīng)過外部測(cè)試數(shù)據(jù)寄存器750被移位。異步調(diào)試接口 100讀取外部測(cè)試數(shù)據(jù)寄存器750的內(nèi)容，并且執(zhí)行核心邏輯500的系統(tǒng)調(diào)試。因而，使用用戶定義的(定制)指令的指令寄存器710的編程觸發(fā)異步調(diào)試接口 100以便執(zhí)行核心邏輯500的實(shí)時(shí)測(cè)試。
[0038]在一些實(shí)施例中，通過異步調(diào)試接口 100獲得的調(diào)試結(jié)果可以在TAP控制器600處于“捕獲DR”狀態(tài)中時(shí)被裝入測(cè)試數(shù)據(jù)寄存器750中，并且可以在“移位DR”狀態(tài)期間被移位到輸出(TDO)上。圖4示出了根據(jù)一些實(shí)施例的TAP控制器600的狀態(tài)圖。狀態(tài)機(jī)的最右邊部分與指令寄存器710 (IR)有關(guān)。狀態(tài)機(jī)600的這一右側(cè)因而用于配置一個(gè)或多個(gè)TAP控制器600，以便通過選擇設(shè)計(jì)專用測(cè)試數(shù)據(jù)寄存器750通過指令寄存器710的方式來執(zhí)行某一任務(wù)。通過為指令寄存器710裝入用戶定義的指令，外部測(cè)試數(shù)據(jù)寄存器750之一被激活，并且從異步調(diào)試接口 100的智能單元350接收指令，其中該指令可以由測(cè)試套件450組成。
[0039]JTAG調(diào)試器250因而本質(zhì)上將異步調(diào)試接口 100的測(cè)試套件450轉(zhuǎn)換為經(jīng)過測(cè)試數(shù)據(jù)輸入(TDI)和TMS JTAG端口發(fā)送的串行測(cè)試向量。每當(dāng)要執(zhí)行實(shí)時(shí)讀或?qū)崟r(shí)寫操作時(shí)，該測(cè)試套件450將用戶定義的定制指令編程到TAP控制器600。這或者激活讀接口 200或者激活寫接口 300，并且允許讀取和寫入經(jīng)過側(cè)通道260發(fā)生。讀操作和寫操作可以例如包括覆蓋核心邏輯500內(nèi)的功能寄存器，打開核心邏輯內(nèi)的調(diào)制解調(diào)器，關(guān)閉到核心邏輯中的音頻塊的功率，等等。
[0040]異步調(diào)試接口 100的讀接口 200和寫接口 300處理TAP控制器600和核心邏輯500之間的協(xié)議。此外，可編程優(yōu)先級(jí)仲裁器400被設(shè)計(jì)為解決TAP控制器600和核心邏輯500內(nèi)的CPU之間的沖突。
[0041]圖5是根據(jù)一些實(shí)施例的異步調(diào)試接口 100的讀接口 200的示意圖。在智能單元350實(shí)時(shí)地執(zhí)行寄存器、存儲(chǔ)器單元或核心邏輯500的I/O管腳的讀操作的情況下，使用讀接口 200。讀接口 200使用由TAP控制器600使用的相同測(cè)試時(shí)鐘TCK。在發(fā)生讀取和寫入之間的沖突的情況下，優(yōu)先級(jí)仲裁器400解決它們。
[0042]圖5中的讀接口 200的簡(jiǎn)化圖將電路分為TCK域(左側(cè))和功能時(shí)鐘域(右側(cè))，TCK是由JTAG邏輯(JTAG調(diào)試器250和TAP控制器600)使用的時(shí)鐘，并且功能時(shí)鐘是核心邏輯500的操作時(shí)鐘。讀接口 200包括五個(gè)D觸發(fā)器20A-20E和二到一復(fù)用器(MUX) 60A和60B。最初，優(yōu)先級(jí)仲裁器400確保OCP總線230在發(fā)出在圖5中被表示為read_grant的讀許可之前不被使用。
[0043]JTAG讀選擇寄存器JTAG_read_sel_reg控制MUX 60B的選擇線，MUX60B經(jīng)過該MUX將“常高”輸入(l’bl)饋送到MUX 60A。當(dāng)用戶定義的指令被發(fā)送到JTAG調(diào)試器250的指令寄存器710時(shí)，JTAG_read_sel_reg被置位。MUX 60A由來自D觸發(fā)器20A的輸出控制。同時(shí)，離開功能時(shí)鐘域，讀許可被饋送到D觸發(fā)器20B中，通過D觸發(fā)器20A被計(jì)時(shí)(使用測(cè)試時(shí)鐘，TCK)，D觸發(fā)器20A控制MUX 60A。
[0044]因?yàn)镸UX 60A具有常低輸入(Γ b0)，D觸發(fā)器20C的輸入僅在JTAG_read_sel_reg被激活并且read_grant由優(yōu)先級(jí)仲裁器400發(fā)出之后才被饋送到Q輸出。這產(chǎn)生read_select信號(hào)，其經(jīng)過兩個(gè)額外的D觸發(fā)器20D和20E由功能時(shí)鐘(例如核心邏輯500的功能時(shí)鐘)計(jì)時(shí)。讀接口 200的操作因而完成。
[0045]圖6是根據(jù)一些實(shí)施例的異步調(diào)試接口 100的寫接口 300的示意圖。在智能單元350正在執(zhí)行寄存器、存儲(chǔ)器單元或核心邏輯500的I/O管腳的實(shí)時(shí)寫操作時(shí)，使用寫接口300。
[0046]如同讀接口 200 —樣，圖6中的寫接口 300的簡(jiǎn)化圖將電路分為TCK域(左側(cè))和功能時(shí)鐘域(右側(cè))。寫接口 200包括五個(gè)D觸發(fā)器40A-40E和二到一復(fù)用器(MUX) 70A和70B。最初，優(yōu)先級(jí)仲裁器400確保OCP總線230在發(fā)出在圖6中被表示為write_grant的寫許可之前不被使用。
[0047]JTAG寫選擇寄存器JTAG_write_sel_reg控制MUX 70B的選擇線，MUX 70B將“常高”輸入(Γ bl)饋送到MUX 70A。當(dāng)用戶定義的指令被發(fā)送到JTAG調(diào)試器250的指令寄存器710時(shí)，JTAG_write_sel_reg被置位。MUX 70A由來自D觸發(fā)器40A的輸出控制。同時(shí)，離開功能時(shí)鐘域，寫許可被饋送到D觸發(fā)器40B，通過D觸發(fā)器40A被計(jì)時(shí)(使用測(cè)試時(shí)鐘，TCK)，D觸發(fā)器40A控制MUX 70A。
[0048]因?yàn)镸UX 70A具有常低輸入(Γ b0)，D觸發(fā)器40C的輸入僅在JTAG_write_Sel_reg被激活并且write_grant由優(yōu)先級(jí)仲裁器400發(fā)出之后才被饋送到Q輸出。這產(chǎn)生write_select信號(hào)，其經(jīng)過兩個(gè)額外的D觸發(fā)器40D和40E由功能時(shí)鐘(例如核心邏輯500的功能時(shí)鐘)計(jì)時(shí)。寫接口 300的操作因而完成。
[0049]圖7是表示在接收到read_select或write_select信號(hào)之后優(yōu)先級(jí)仲裁器400如何生成read_grant或write_grant信號(hào)的簡(jiǎn)化圖。根據(jù)一些實(shí)施例，在圖8中說明了優(yōu)先級(jí)仲裁器400。
[0050]在核心邏輯500和異步調(diào)試接口 100的智能單元350分別請(qǐng)求地址/數(shù)據(jù)總線(例如作為核心邏輯500的一部分的OCP總線230)的使用的情況下，優(yōu)先級(jí)仲裁器400解決沖突。在圖8中，優(yōu)先級(jí)仲裁器400由兩個(gè)D觸發(fā)器80A、80B、兩個(gè)與門90A、90B和反相器92組成。D觸發(fā)器80A、80B 二者由功能(核心邏輯)時(shí)鐘控制。
[0051]每當(dāng)實(shí)時(shí)讀操作或?qū)崟r(shí)寫操作要由異步調(diào)試接口 100執(zhí)行時(shí)，智能單元350請(qǐng)求訪問核心邏輯500的OCP總線230。當(dāng)請(qǐng)求經(jīng)過D觸發(fā)器80A被計(jì)時(shí)時(shí)，Q結(jié)果與D輸入相同，并且因而經(jīng)過與門90A被饋送，與門90A接著由反相器92反轉(zhuǎn)。與門的另一輸入來自對(duì)于來自核心邏輯500的總線訪問的請(qǐng)求。
[0052]同時(shí)，核心邏輯500也可以請(qǐng)求對(duì)OCP總線230的訪問，如在電路圖的下部分中指示的。該請(qǐng)求經(jīng)過D觸發(fā)器80B由功能時(shí)鐘計(jì)時(shí)，并且被饋送到與門90C中，與門90C的另一輸入來自對(duì)于總線訪問的JTAG代理請(qǐng)求(例如TAP控制器600或異步調(diào)試接口 100的智能單元350)。
[0053]回憶到圖1，在一些實(shí)施例中，異步調(diào)試接口 100的智能單元350包括測(cè)試套件450和查找表550，它們二者都在核心邏輯500上執(zhí)行測(cè)試時(shí)被裝入JTAG調(diào)試器250中。測(cè)試套件450由JTAG調(diào)試器250或另一 JTAG代理執(zhí)行并且與符合JTAG的TAP控制器600一起操作?；趶暮诵倪壿?00接收的數(shù)據(jù)，異步調(diào)試接口 100從核心邏輯500的寄存器讀取并且寫入核心邏輯500的寄存器。
[0054]如它的名稱表明的，異步調(diào)試接口 100異步地操作。JTAG調(diào)試器250和核心邏輯500使用不同的時(shí)鐘進(jìn)行操作。因而，在一些實(shí)施例中，異步調(diào)試接口 100使用查找表550來在這些讀操作和寫操作期間插入等待狀態(tài)。
[0055]圖9是根據(jù)一些實(shí)施例由異步調(diào)試接口 100使用的如在圖1中介紹的查找表550。查找表550示出了在由TAP控制器600使用的測(cè)試時(shí)鐘TCK和由核心邏輯500使用的功能時(shí)鐘之間的許多可能頻率組合的小的集合。查找表550還概述了 TAP控制器600在每一個(gè)讀事務(wù)和寫事務(wù)之間需要停留在空閑狀態(tài)中以便允許主機(jī)CPU正確地處理側(cè)通道260事務(wù)的額外的TCK時(shí)鐘周期的數(shù)量。如本文使用的，側(cè)通道事務(wù)指代異步調(diào)試接口 100和核心邏輯500中的主機(jī)CPU 220之間的任何事務(wù)，不涉及JTAG接口 270。主機(jī)CPU 220 一次通過OCP總線230與一個(gè)或多個(gè)額外的處理器(被表示為CPU 240)進(jìn)行通信以便執(zhí)行事務(wù)。
[0056]在一些實(shí)施例中，查找表550在計(jì)算TAP控制器空閑周期的數(shù)量時(shí)使用下面的公式:
[0057]N_idle_cycles = (TCK/clk)*MCF
[0058]其中TCK是TAP控制器600的時(shí)鐘，elk是核心邏輯500的時(shí)鐘，并且MCF是乘法時(shí)鐘因子。在查找表550中，MCF為四。MCF是基于核心邏輯500的設(shè)計(jì)的常數(shù)。MCF可以取決于各種因素而改變，該各種因素例如是多TAP JTAG網(wǎng)絡(luò)中的TAP控制器的數(shù)量、核心邏輯時(shí)鐘的頻率、側(cè)通道260數(shù)據(jù)路徑的時(shí)延以及其它操作條件和設(shè)計(jì)考慮因素。
[0059]假設(shè)核心邏輯500時(shí)鐘elk在10MHz下操作。如在查找表550中指示的，測(cè)試時(shí)鐘TCK可以在50MHz (藍(lán)色)或在20MHz (黃色)下操作。在測(cè)試邏輯在50MHz (藍(lán)色)下操作的情況下，TAP控制器600所需要的空閑周期的數(shù)量為:
[0060]N_idle_cylces = (TCK/clk) *MCF = 50/100*4 = 1/2*4 = 2
[0061]因而，當(dāng)測(cè)試時(shí)鐘在50MHz下操作并且核心邏輯時(shí)鐘在10MHz下操作時(shí)，TAP控制器600將在每一個(gè)讀事務(wù)和寫事務(wù)之間的兩個(gè)時(shí)鐘周期內(nèi)停留在空閑狀態(tài)中。
[0062]在測(cè)試時(shí)鐘在20MHz (黃色)下操作的情況下，TAP控制器600所需要的空閑周期的數(shù)量為:
[0063]N_idle_cylces = (TCK/clk) *MCF = 50/100*4 = 1/5*4 = 0.8
[0064]在這種情況下，0.8的值被四舍五入到I。因而，當(dāng)測(cè)試時(shí)鐘在20MHz下操作并且核心邏輯時(shí)鐘在10MHz下操作時(shí)，TAP控制器600將在每一個(gè)讀事務(wù)和寫事務(wù)之間的單個(gè)時(shí)鐘周期內(nèi)停留在空閑狀態(tài)中。
[0065]當(dāng)在測(cè)試時(shí)鐘TCK速率和核心邏輯elk速率之間存在明顯差異時(shí)，空閑狀態(tài)的數(shù)量明顯升高。例如，在核心邏輯500在IMHz下操作并且TAP控制器600在50MHz (粉紅)下操作的情況下，TAP控制器600所需要的空閑周期的數(shù)量為:
[0066]N_idle_cylces = (TCK/clk) *MCF = 50/1*4 = 50*4 = 200
[0067]因而，當(dāng)測(cè)試時(shí)鐘在20MHz下操作并且核心邏輯時(shí)鐘在IMHz下操作時(shí)，TAP控制器600將在每一個(gè)讀事務(wù)和寫事務(wù)之間的兩百個(gè)時(shí)鐘周期內(nèi)停留在空閑狀態(tài)中。
[0068]替代地，在核心邏輯500在IMHz下操作并且TAP控制器600在20MHz (綠色)下操作的情況下，TAP控制器600所需要的空閑周期的數(shù)量為:
[0069]N_idle_cylces = (TCK/clk) *MCF = 20/1*4 = 20*4 = 80
[0070]因而，當(dāng)測(cè)試時(shí)鐘在20MHz下操作并且核心邏輯在IMHz下操作時(shí)，TAP控制器600將在每一個(gè)讀事務(wù)和寫事務(wù)之間的八十個(gè)時(shí)鐘周期內(nèi)停留在空閑狀態(tài)中。
[0071]因?yàn)楹诵倪壿?00可以在不同的時(shí)鐘頻率下操作，因此異步調(diào)試接口 100的智能單元350使用查找表550來確定多少空閑狀態(tài)要插入在每一個(gè)讀事務(wù)和每一個(gè)寫事務(wù)之間。圖4中所示的狀態(tài)機(jī)允許通過將零發(fā)送到TAP控制器600來引入這些空閑狀態(tài)。只要TAP控制器接收到零，狀態(tài)機(jī)就將保持在運(yùn)行-測(cè)試/空閑狀態(tài)中。
[0072]圖10是根據(jù)一些實(shí)施例表示多個(gè)寫操作如何由異步調(diào)試接口 100執(zhí)行的流程圖。智能單元350將測(cè)試套件450和查找表550裝入JTAG調(diào)試器250中(塊102)。使用TAP控制器600、邊界掃描寄存器760和JTAG接口 270，JTAG調(diào)試器250在核心邏輯500上的測(cè)試套件450上運(yùn)行一個(gè)或多個(gè)測(cè)試。
[0073]回憶到JTAG調(diào)試器250在外部測(cè)試模式或者內(nèi)部測(cè)試模式中進(jìn)行操作，在外部測(cè)試模式中，邊界掃描單元760用于設(shè)置并讀取I/O焊盤770的值，而在內(nèi)部測(cè)試模式中，邊界掃描單元760用于設(shè)置并讀取核心邏輯500的值。然而，在這種情況下，異步調(diào)試接口100實(shí)時(shí)地操作。因而，在測(cè)試套件450的執(zhí)行期間，一定存在來自核心邏輯500的讀操作或者到核心邏輯的寫操作，這會(huì)導(dǎo)致在核心邏輯內(nèi)部發(fā)生的操作的沖突。
[0074]例如，當(dāng)將發(fā)生實(shí)時(shí)寫操作(塊106)時(shí)，智能單元350將用戶定義的指令裝入JTAG調(diào)試器250中(塊108)。回憶到當(dāng)用戶定義的指令被發(fā)送到指令寄存器710時(shí)，這產(chǎn)生通過外部測(cè)試數(shù)據(jù)寄存器750之一的方式位于串行輸入(TDI)和串行輸出(TDO)之間的路徑。因而，外部測(cè)試數(shù)據(jù)寄存器750被激活(塊110)?；贘TAG指令寄存器710中的定制指令以及外部測(cè)試數(shù)據(jù)寄存器750的內(nèi)容，異步調(diào)試接口 100的智能單元350得到寫請(qǐng)求并且將它存儲(chǔ)在寄存器JTAG_write_sel_reg中，其中這一寄存器驅(qū)動(dòng)MUX 70B (圖6)的選擇線。類似地，在外部測(cè)試數(shù)據(jù)寄存器750包含讀請(qǐng)求的情況下，異步調(diào)試接口 100的智能單元350得到讀請(qǐng)求并且將它存儲(chǔ)在寄存器JTAG_read_sel_reg中，其中這一寄存器驅(qū)動(dòng)MUX 60B(圖5)的選擇線。
[0075]一旦外部測(cè)試數(shù)據(jù)寄存器750被激活，智能單元350就使用寫接口 300來在寄存器、存儲(chǔ)器單元或核心邏輯500的I/O端口上執(zhí)行寫操作(塊112)。因?yàn)檫@實(shí)時(shí)地發(fā)生，因此優(yōu)先級(jí)仲裁器400保持由智能單元350發(fā)起的寫入，直到OCP總線可用為止(塊114)。一旦OCP總線可用(塊116)，優(yōu)先級(jí)仲裁器400就經(jīng)過側(cè)通道通路260將寫操作釋放到OCP總線(塊118)。因?yàn)镴TAG調(diào)試器250不考慮實(shí)時(shí)操作，因此，如上所述，智能單元350替代地使用寫接口 300來執(zhí)行到核心邏輯500的寫操作。
[0076]在多個(gè)寫操作被執(zhí)行(塊120)的情況下，智能單元350觸發(fā)JTAG調(diào)試器250和TAP控制器300以便將空閑周期插入在接下來的寫操作之間(塊122)。因而，TAP控制器600保持在運(yùn)行測(cè)試/空閑狀態(tài)中(在如由查找表550確定的周期數(shù)量?jī)?nèi))，同時(shí)讀/寫操作經(jīng)過側(cè)通道260在核心邏輯500上執(zhí)行。
[0077]因?yàn)镴TAG調(diào)試器250和TAP控制器300使用測(cè)試時(shí)鐘進(jìn)行操作并且核心邏輯500使用功能時(shí)鐘進(jìn)行操作，因此空閑周期使測(cè)試套件450能夠在不干擾核心邏輯的正常操作的情況下在該核心邏輯上執(zhí)行操作，因而使異步調(diào)試接口 100能夠獲得較高質(zhì)量的測(cè)試結(jié)果。換句話說，測(cè)試結(jié)果反映核心邏輯500的實(shí)時(shí)操作。
[0078]異步調(diào)試接口 100因而允許JTAG代理和固件或軟件在沒有對(duì)昂貴的片上探測(cè)邏輯的依賴性的情況下調(diào)試系統(tǒng)的功能邏輯，并且提供調(diào)試復(fù)雜的片上系統(tǒng)狀態(tài)和基于片上系統(tǒng)的產(chǎn)品的有效和無縫的方式。
[0079]盡管關(guān)于有限數(shù)量的實(shí)施例描述了本申請(qǐng)，但是本領(lǐng)域中的技術(shù)人員將意識(shí)到根據(jù)其的許多修改和變形。意圖是所附權(quán)利要求涵蓋落在本發(fā)明的真實(shí)精神和范圍內(nèi)的所有這樣的修改和變形。
【權(quán)利要求】
1.一種用于異步地調(diào)試核心邏輯的系統(tǒng)，所述核心邏輯包括中央處理單元、總線和功能塊，所述系統(tǒng)包括: 智能單元，包括由符合聯(lián)合測(cè)試行動(dòng)組(符合JTAG)的調(diào)試器執(zhí)行的測(cè)試程序，所述符合JTAG的調(diào)試器使用測(cè)試時(shí)鐘與符合JTAG的測(cè)試訪問端口(TAP)控制器一起操作，所述測(cè)試程序在所述核心邏輯上經(jīng)過JTAG接口實(shí)時(shí)地運(yùn)行； 讀接口，用于經(jīng)過側(cè)通道從所述核心邏輯的寄存器、存儲(chǔ)器單元或輸入/輸出(I/O)端口進(jìn)行讀?。? 寫接口，用于經(jīng)過所述側(cè)通道向所述核心邏輯的所述寄存器、所述存儲(chǔ)器單元或所述I/O端口進(jìn)行寫入；以及 優(yōu)先級(jí)仲裁器，用于在通過所述智能單元或所述核心邏輯內(nèi)的電路到所述核心邏輯的所述總線的訪問之間進(jìn)行仲裁； 其中，使用所述JTAG接口通過所述測(cè)試程序?qū)⑽挥诘剿龊诵倪壿嫷乃黾拇嫫?、所述存?chǔ)器單元或所述I/O端口的接下來的寫操作或者從所述核心邏輯的所述寄存器、所述存儲(chǔ)器單元或所述I/O端口的接下來的讀操作之間的空閑狀態(tài)的預(yù)定數(shù)量發(fā)送到所述核心邏輯，其中，所述接下來的寫操作或所述接下來的讀操作經(jīng)過所述側(cè)通道發(fā)生。
2.如權(quán)利要求1所述的系統(tǒng)，其中，所述空閑狀態(tài)的預(yù)定數(shù)量基于功能時(shí)鐘頻率和測(cè)試時(shí)鐘頻率。
3.如權(quán)利要求2所述的系統(tǒng)，其中，使用下面的公式計(jì)算所述空閑狀態(tài)的預(yù)定數(shù)量: N_idle_cycles = (TCK/clk)*MCF 其中，TCK是所述測(cè)試時(shí)鐘頻率，elk是所述功能時(shí)鐘頻率，并且MCF是乘法因子。
4.如權(quán)利要求3所述的系統(tǒng)，其中，所述乘法因子基于TAP控制器的數(shù)量、所述功能時(shí)鐘頻率和位于所述核心邏輯與所述TAP控制器之間的數(shù)據(jù)路徑的時(shí)延。
5.如權(quán)利要求3所述的系統(tǒng)，其中，所述乘法因子為四。
6.如權(quán)利要求1所述的系統(tǒng)，所述智能單元進(jìn)一步包括: 查找表，包括: 功能時(shí)鐘的多個(gè)頻率； 測(cè)試時(shí)鐘的多個(gè)頻率；以及 基于功能時(shí)鐘頻率和測(cè)試時(shí)鐘頻率的多個(gè)空閑狀態(tài)； 其中，所述測(cè)試程序: 從所述查找表獲得所述空閑狀態(tài)的預(yù)定數(shù)量；并且 將所述預(yù)定數(shù)量發(fā)送到所述TAP控制器。
7.如權(quán)利要求1所述的系統(tǒng)，其中，所述預(yù)定數(shù)量包括所述TAP控制器的指令寄存器和數(shù)據(jù)寄存器之間的運(yùn)行狀態(tài)/空閑狀態(tài)的數(shù)量。
8.如權(quán)利要求1所述的系統(tǒng)，其中，所述TAP控制器包括N個(gè)不同的TAP控制器單元，每一個(gè)TAP控制器單元耦合到所述核心邏輯內(nèi)的不同電路。
9.一種用于異步地調(diào)試核心邏輯的方法，所述核心邏輯包括中央處理單元、總線和功能塊，所述方法包括: 通過智能單元使用測(cè)試時(shí)鐘在聯(lián)合測(cè)試行動(dòng)組(JTAG)調(diào)試器上結(jié)合JTAG測(cè)試行動(dòng)端口(TAP)控制器執(zhí)行測(cè)試程序，所述測(cè)試程序在所述核心邏輯上經(jīng)過JTAG接口實(shí)時(shí)地運(yùn) 行； 通過所述測(cè)試程序?qū)⒂脩舳x的指令發(fā)送到所述JTAG調(diào)試器，其中，所述用戶定義的指令使寫選擇寄存器在寫接口中被使能； 通過所述測(cè)試程序發(fā)起到所述核心邏輯的第一寫操作，所述第一寫操作經(jīng)過所述寫接口和所述核心邏輯之間的側(cè)通道發(fā)生，其中，所述JTAG調(diào)試器和所述JTAG TAP控制器不是側(cè)通道事務(wù)的一部分； 通過所述智能單元將空閑狀態(tài)的預(yù)定數(shù)量發(fā)送到所述核心邏輯，其中，所述智能單元使用所述JTAG調(diào)試器、所述TAP控制器和所述JTAG接口將所述空閑狀態(tài)發(fā)送到所述核心邏輯；并且 通過所述智能單元發(fā)起到所述核心邏輯的第二寫操作，其中，所述第二寫操作經(jīng)過所述側(cè)通道被發(fā)送。
10.如權(quán)利要求9所述的方法，進(jìn)一步包括: 通過優(yōu)先級(jí)仲裁器中斷由所述智能單元發(fā)起的所述第一寫操作，其中，所述總線正在由所述核心邏輯的電路使用。
11.如權(quán)利要求10所述的方法，進(jìn)一步包括: 通過所述優(yōu)先級(jí)仲裁器允許所述第一寫操作使用所述側(cè)通道被發(fā)送到所述核心邏輯。
12.如權(quán)利要求9所述的方法，進(jìn)一步包括: 通過所述智能單元從被裝入在所述JTAG調(diào)試器中的查找表獲得所述預(yù)定數(shù)量。
13.如權(quán)利要求9所述的方法，進(jìn)一步包括: 基于功能時(shí)鐘頻率的頻率和測(cè)試時(shí)鐘的第二頻率計(jì)算所述預(yù)定數(shù)量。
14.如權(quán)利要求9所述的方法，進(jìn)一步包括: 基于下面的公式計(jì)算所述預(yù)定數(shù)量:
N_idle_cycles = (TCK/clk)*MCF 其中，TCK是測(cè)試時(shí)鐘的頻率，elk是功能時(shí)鐘的頻率，并且MCF是乘法因子。
15.一種用于異步地調(diào)試核心邏輯的方法，所述核心邏輯包括中央處理單元、總線和功能塊，所述方法包括: 通過智能單元使用測(cè)試時(shí)鐘在聯(lián)合測(cè)試行動(dòng)組(JTAG)調(diào)試器上結(jié)合JTAG測(cè)試行動(dòng)端口(TAP)控制器執(zhí)行測(cè)試程序，所述測(cè)試程序在所述核心邏輯上經(jīng)過JTAG接口實(shí)時(shí)地運(yùn)行； 通過所述測(cè)試程序?qū)⒂脩舳x的指令發(fā)送到所述JTAG調(diào)試器，其中，所述用戶定義的指令使讀選擇寄存器在讀接口中被使能； 通過所述測(cè)試程序發(fā)起從所述核心邏輯的第一讀操作，所述第一讀操作經(jīng)過所述讀接口和所述核心邏輯之間的側(cè)通道發(fā)生，其中，所述JTAG調(diào)試器和所述JTAG TAP控制器不是側(cè)通道事務(wù)的一部分； 通過所述智能單元將空閑狀態(tài)的預(yù)定數(shù)量發(fā)送到所述核心邏輯，其中，所述智能單元使用所述JTAG調(diào)試器、所述TAP控制器和所述JTAG接口將所述空閑狀態(tài)發(fā)送到所述核心邏輯；并且 通過所述智能單元發(fā)起從所述核心邏輯的第二讀操作，其中，所述第二讀操作經(jīng)過所述側(cè)通道被發(fā)送。
16.如權(quán)利要求15所述的方法，進(jìn)一步包括: 通過優(yōu)先級(jí)仲裁器中斷由所述智能單元發(fā)起的所述第一讀操作，其中，所述總線正在由所述核心邏輯的電路使用。
17.如權(quán)利要求16所述的方法，進(jìn)一步包括: 通過所述優(yōu)先級(jí)仲裁器允許使用所述側(cè)通道將所述第一讀操作發(fā)送到所述核心邏輯。
18.如權(quán)利要求15所述的方法，進(jìn)一步包括: 通過所述智能單元從被裝入在所述JTAG調(diào)試器中的查找表獲得所述預(yù)定數(shù)量。
19.如權(quán)利要求15所述的方法，進(jìn)一步包括: 基于功能時(shí)鐘頻率的頻率和測(cè)試時(shí)鐘的第二頻率計(jì)算所述預(yù)定數(shù)量。
20.如權(quán)利要求15所述的方法，進(jìn)一步包括: 基于下面的公式計(jì)算所述預(yù)定數(shù)量: N—idle—cycles = (TCK/clk)^MCF 其中，TCK是測(cè)試時(shí)鐘的頻率，elk是功能時(shí)鐘的頻率，并且MCF是乘法因子。
【文檔編號(hào)】G06F11/36GK104246712SQ201280071797
【公開日】2014年12月24日 申請(qǐng)日期:2012年3月25日 優(yōu)先權(quán)日:2012年3月25日
【發(fā)明者】H·林甘納加利, V·凱里格哈塔姆 申請(qǐng)人:英特爾公司