專利名稱：基于多處理器片上系統(tǒng)的多源圖像融合裝置和方法
技術領域：
本發(fā)明屬于圖像融合技術領域，涉及一種基于多處理器片上系統(tǒng)的多源圖像融合
>J-U ρ α裝直。
背景技術：
多源圖像融合是目標識別的預處理過程，通過融合得到目標圖像能夠獲取多種傳感器對于目標的有用信息，克服由單一傳感器的局限性給目標識別帶來的不利影響，提高對虛假目標的區(qū)別能力，從而滿足裝置的精確性、全天候性、抗干擾性。與單一圖像目標識別裝置相比，多源圖像融合有原始圖像海量數(shù)據(jù)存儲，緩存數(shù)據(jù)吞吐量成級數(shù)增加，多路數(shù)據(jù)并行高速處理等問題，使信息處理系統(tǒng)的實時性有很大壓力；同時圖像融合系統(tǒng)為目標探測與識別系統(tǒng)的前置預處理環(huán)節(jié)，這要求該系統(tǒng)具有體積小、可擴展性強、重量輕等特點。目前解決該問題的技術有:①利用7片TMS320C32 DSP組成“紅外/可見光雙通道數(shù)字圖像融合處理系統(tǒng)”，該系統(tǒng)中一片核心DSP (數(shù)字信號處理器)用于系統(tǒng)控制、各節(jié)點處理器初始化、任務調(diào)度與協(xié)調(diào)，不參與數(shù)據(jù)處理；另外6片DSP分為兩組，分別對應一個通道，完成局部通道處理，及全局處理。此系統(tǒng)通過合理分配融合算法及任務調(diào)度可以達到雙通道的實時處理要求，但難以滿足多源圖像處理系統(tǒng)的小體積、輕重量需求。②利用FPGA設計“雙波段實時紅外融合系統(tǒng)”。該系統(tǒng)利用FPGA(現(xiàn)場可編程門陣列)的吞吐率高、處理速度快的優(yōu)勢完成了拉普拉斯金字塔多分辨分解的雙路圖像融合單片實現(xiàn)。但該設計完全通過片內(nèi)邏輯資源，未采用FPGA片內(nèi)處理器來實現(xiàn)，由于其單純的使用邏輯資源設計，其控制靈活度較低從而可擴展性較低。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供了一種基于多處理器片上系統(tǒng)的多源圖像融合裝置，根據(jù)多源圖像融合算法的特點，將算法分解為4個步驟，分布在FPGA中的軟核和用戶IP核中實現(xiàn)，提高融合系統(tǒng)的片上集成度，而且可以提高多源圖像融合處理速度。為了解決上述技術問題，本發(fā)明是這樣實現(xiàn)的:一種基于多處理器片上系統(tǒng)的多源圖像融合裝置，該裝置采用FPGA實現(xiàn)，該FPGA包括:局部處理器CPLA1 CPU_An、重構IP核、本地存儲器、多分辨分解IP核IP-A1 IP_An、片上計時器、片上以太網(wǎng)控制器、多端口存儲控制器MPMC、總線BUS0、總線BUS1、融合判決處理器CPU1 CPUm和中斷控制器；所述局部處理器和融合判決處理器為FPGA的CPU軟核；重構IP核和多分辨分解IP核為根據(jù)多源圖像融合算法設計的用戶IP核，是使用片內(nèi)邏輯資源設計的自定義硬件邏輯模塊；每個局部處理器和每個融合判決處理器均連接一個本地存儲器，CPU_Ai CPU_An、重構IP核、片上計時器、片上以太網(wǎng)控制器和中斷控制器均接入總線BUSO ;局部處理器CPU_Ai CPU_An —對一地對應連接多分辨分解IP核IP-A1 IP_An，局部處理器CPU-A1 CPU_An均接入總線BUSl ;IP_Ai IP_An以及重構IP核均通過多端口存儲控制器本地端口接口 MPCM NPI接口接入MPMC，MPMC同時接入BUSO和BUSl ；片上以太網(wǎng)控制器，負責通過連接的外部以太網(wǎng)接口完成源數(shù)據(jù)輸入和處理結果的輸出；MPMC，用于連接片外存儲介質(zhì)，采用片外存儲介質(zhì)存儲待處理源數(shù)據(jù)以及融合處理中間量； CPU_Ai CPU_An，用于負責調(diào)用多分辨分解IP核ΙΡ_Αι IP_An，及多分辨分解IP核與MPMC的數(shù)據(jù)吞吐交互控制，CPU_A及IP_A的個數(shù)η為源圖像數(shù)；IP_Ai IP_An，用于并行執(zhí)行多路源圖像局部預處理及多分辨分解；每完成一級分解在MPMC連接的片外存儲介質(zhì)中存儲相應層級的完成標志位； CPU1 CPUm，每個CPU負責一個層級的圖像序列融合判決，在檢測到對應層級的完成標志位時執(zhí)行本層級的圖像序列融合判決；同時CPU1還負責源數(shù)據(jù)傳輸控制，CPUni還負責疊代重構控制；m為多分辨分解級數(shù)；重構IP核，為所有融合判決處理器所共享，在CPUm的控制下，負責多分辨圖像序列疊代重構；片上計時器，用于完成重構IP核疊代的定時；中斷控制器，負責響應片上定時器中斷；本地存儲器，負責存放與其連接處理器的指令及本地數(shù)據(jù)。較佳地，各CPU1 CPUm之間進一步通過快速簡單連接FSL互聯(lián)，各CPU1 CPUm之間通過FSL交互各自處理完成情況，CPUm在確認CPU1 CPUm均完成本層級的圖像序列融合判決后，立刻控制重構IP核執(zhí)行多分辨圖像序列疊代重構，并啟動片上計時器計時?；谏鲜鲅b置，本發(fā)明還公開了一種多源圖像融合裝置的多源圖像融合方法，該方法包括如下步驟:步驟1、所述多源圖像融合裝置上電啟動，進行初始化；步驟2、0 仏控制片上以太網(wǎng)控制器將外部多路圖像源數(shù)據(jù)通過BUSO存儲至MPMC連接的片外存儲介質(zhì)中，存儲完畢時在該片外存儲介質(zhì)中置標志位A ；步驟3、CPU_Ai CPU_An不斷通過BUSl檢測標志位A，當檢測到標志位A時，CPU_A1, CPU_A2,……，CPU_An 啟動，調(diào)用各自的 IP_A1; IP_A2,……，IP_An, IP_An 通過NPI接口和MPMC讀寫片外存儲介質(zhì)中的圖像數(shù)據(jù)，并行完成各路圖像數(shù)據(jù)的預處理及多分辨分解；步驟4、其中一個多分辨分解IP核每完成多分辨分解中的一級j，即在MPMC連接的片外存儲介質(zhì)中置標志位Bj, j的取值范圍為[l,m]；步驟5、CPU1 CPUni不斷通過BUSO檢測標志位，當CPUj檢測到標志位B」，立即啟動完成對應級的圖像序列融合判決；步驟6、待CPUm完成頂層圖像序列融合判決后立即控制共享的重構IP核執(zhí)行多分辨圖像序列疊代重構過程，片上計時器開始計時，待重構過程時間超時后片上計時器觸發(fā)中斷，由中斷控制器響應該中斷并通知給CPU1 ;重構IP核在疊代重構過程結束時產(chǎn)生標志位C，該標志位C自重構過程啟動時即開始由CPU1檢測；步驟7、當CPU1檢測到標志位C則通過片上以太網(wǎng)控制器將融合后的圖像輸出至外部；若CPU1未檢測到標志位C但檢測到因超時而觸發(fā)的中斷，則CPU1通過片上以太網(wǎng)控制器將錯誤信息輸出至外部。有益效果:本發(fā)明將不同根據(jù)融合算法4個步驟的特點，將這4個步驟分布在軟核和用戶IP核中實現(xiàn)，提高融合系統(tǒng)的片上集成度，而且可以提高多源圖像融合處理速度。具體來說:(I)本發(fā)明采用局部處理器+多分辨分解IP核的結構實現(xiàn)融合算法中的預處理和多路分辨分解。由于這兩個步驟需要多路同時處理，因此多分辨分解IP核采用用戶IP實現(xiàn)且通過NPI接口連接MPMC，保證多分辨分解IP核可以快速同步地從MPMC所連接的片外存儲介質(zhì)中獲取待處理數(shù)據(jù)并快速處理，而局部處理器只是負責控制，因此通過統(tǒng)一的BUSl連入MPMC，從而節(jié)省了 MPMC的外部接口。(2)本發(fā)明采用軟核CPU負責完成融合算法中融合判決。每個軟核CPU負責一個層級的融合判決，這里沒有采用用戶IP核基于如下兩個原因:1、融合判決計算量不大，不需要采用采用用戶IP核，可以采用速度相對較弱的通用軟核CPU ;2、更重要的是，這些軟核CPU是檢測到各自的標志位才執(zhí)行動作，因此是順序執(zhí)行的，可以交替占用總線，因此不需采用專門的用戶IP并行處理。采用CPU通過BUS連接MPMC可以節(jié)省了 MPMC的外部接口。(3)重構IP核負責完成融合算法中的疊代重構。由于疊代重構需要計算量比較大，而且是融合多路數(shù)據(jù)，因此采用一個用戶IP實現(xiàn)，該用戶IP通過NPI接口連接MPMC，不僅提高自身處理速度，還能夠提高數(shù)據(jù)傳輸速度。(4)鑒于本發(fā)明采用處理器+用戶自定義IP處理算法中多源圖像的多分辨分解過程，可靈活根據(jù)所需處理的源數(shù)量來靈活增減局部處理器及多分辨分解IP核數(shù)，而本發(fā)明對于該種處理算法的重構過程是根據(jù)所需分解的層數(shù)來配置融合判決處理器數(shù)目數(shù)。因此本發(fā)明系統(tǒng)具有一定的控制靈活度及可擴展性?？梢?，本發(fā)明通過合理的配置，采用軟核CPU和用戶IP以及FPGA的各種片上資源組成了本多源圖像融合裝置，由于所有模塊均在片上實現(xiàn)，因此提高了融合裝置的集成度，而且體積遠小于采用多DSP實現(xiàn)的融合系統(tǒng)。本發(fā)明極大程度的利用了 FPGA的片上已有資源，在MPMC接口有限的情況下，根據(jù)融合算法各步驟的特點，分配軟核CPU和用戶IP所承擔的工作，最大限度地提高多源圖像融合處理速度。


圖1為多分辨分解的融合算法示意圖。圖2為本發(fā)明基于多處理器片上系統(tǒng)的多源圖像融合裝置的組成框圖。
具體實施例方式下面結合附圖并舉實施例，對本發(fā)明進行詳細描述。如圖1所示，多分辨分解的融合算法，包括如下4個經(jīng)典步驟:(I)局部源圖像預處理、(2)各源圖像多分辨分解、(3)多路多分辨分解序列圖像融合判決、(4)判決后圖像重構。本發(fā)明采用FPGA構建了一種多源圖像融合裝置，該裝置中有軟核還有用戶IP核，其中軟核是廠商編制的通用IP核，用戶IP核是用戶編制的硬件邏輯處理模塊，本發(fā)明根據(jù)融合算法4個步驟的特點，將這4個步驟分布在軟核和用戶IP核中實現(xiàn)，提高融合系統(tǒng)的片上集成度，而且可以提高多源圖像融合處理速度。
圖2為本發(fā)明基于多處理器片上系統(tǒng)的多源圖像融合裝置的組成框圖。如圖2所示，該裝置采用FPGA實現(xiàn)，具體包括如下內(nèi)部模塊:局部處理器CPLA1 CPU_An、重構IP核CustomerIP_core、本地存儲器LMB_BRAM、多分辨分解IP核IP-A1 IP_An、片上計時器XPS_HMER、片上以太網(wǎng)控制器XPS_ethernetlite、多端口存儲控制器MPMC (Mult1-PortMemoryContro 11 er )、總線BUSO、總線BUS1、融合判決處理器CPU1 CPUm和中斷控制器XPS_Interrupt Controller。其中，所有的 局部處理器CPLA1 CPU_An、融合判決處理器CPU1 CPUm、XPS_TIMER、XPS_ethernetlite> XPS_Interrupt Controller、MPMC 均為 FPGA 上的軟核，CustomerIP_core和IP-A1 IP_An為根據(jù)多源圖像融合算法設計的用戶IP核，是使用片內(nèi)邏輯資源設計的自定義硬件邏輯模塊；其他部分均為片上資源。各組成單元的連接關系為:每個局部處理器CPU_Ai CPU_An和每個融合判決處理器 CPU1 CPU111 均連接一個本地存儲器；CPU_Ai CPU_An、CustomerIP_core、XPS_HMER、XPS_ethernetlite 和 XPS_Interrupt Controller 均接入總線 BUSO ;局部處理器 CPl^A1 CPU_An—對一地對應連接多分辨分解IP核ΙΡ_4 IP_An，CP\]_A1 CPU_An均接入總線BUSl ;IP_Ai IP_An以及CustomerIP_core均通過MPCM NPI (多端口存儲控制器本地端口接口)接入MPMC，MPMC同時接入BUSO和BUSl。各組成單元的功能為:XPS_ethernetlite (片上以太網(wǎng)控制器)，用于連接外部的源數(shù)據(jù)，通過控制外部連接的以太網(wǎng)接口完成源數(shù)據(jù)輸入和處理結果的輸出；例如，連接外部上位機，上位機向本系統(tǒng)發(fā)送源數(shù)據(jù)，融合結果也輸出到上位機。MPMC，用于連接片外存儲介質(zhì)，采用片外存儲介質(zhì)存儲待處理源數(shù)據(jù)以及融合處理中間量。各CPU和用戶IP核希望處理的數(shù)據(jù)均是通過MPMC從片外存儲介質(zhì)中提取，處理后的數(shù)據(jù)也暫存到片外存儲介質(zhì)中。CPLA1 CPU_An(局部處理器)，用于負責調(diào)用多分辨分解IP核ΙΡ_Αι IP_An，及多分辨分解IP核與MPMC的數(shù)據(jù)吞吐交互控制，CPU_A及IP_A的個數(shù)η為源圖像數(shù)。ΙΡ_4 IP_An(多分辨分解IP核)，用于并行執(zhí)行多路源圖像局部預處理及多分辨分解；每完成一級分解在片外存儲介質(zhì)中存儲相應層級的完成標志位B。CPU_AX+IP_AX組成了一路源圖像預處理及多分辨分解單元，其中CPU的主要作用是調(diào)用和控制IP核，而IP核才是真正進行融合計算的部分。CPU1 CPUm(融合判決處理器)，每個CPU負責一個層級的圖像序列融合判決，在檢測到對應層級的完成標志位時執(zhí)行本層級的圖像序列融合判決；同時CPU1還負責源數(shù)據(jù)傳輸控制，CPUffl還負責疊代重構控制;CPU個數(shù)m由多分辨分解級數(shù)所決定。CustomerIP_core (重構IP核),為所有融合判決處理器所共享,用于在CPUm的控制下，負責多分辨圖像序列疊代重構。XPS_TIMER (片上計時器)，用于完成重構IP核疊代的定時。XPS_Interrupt Controller (中斷控制器)，負責響應片上定時器中斷,并通知給CPU1。LMB_BRAM (本地存儲器)，負責存放與其連接的處理器指令及本地數(shù)據(jù)。優(yōu)選地，各CPU1 CPUm之間進一步通過快速簡單連接(FSL)互聯(lián)，各CPU1 CPUm之間通過FSL交互各自處理完成情況，CPUm在確認CPU1 CPUm均完成本層級的圖像序列融合判決后，立刻控制重構IP核執(zhí)行多分辨圖像序列疊代重構，并啟動片上計時器計時。以下為本系統(tǒng)的四級多分辨分解實施例具體工作流程:步驟1、所述多源圖像融合裝置上電啟動，進行初始化。初始化包括片上CPU和外部設備初始化。步驟2、CPUi控制片上以太網(wǎng)控制器將外部多路圖像源數(shù)據(jù)通過BUSO存儲至片外存儲介質(zhì)中，存儲完畢時在該片外存儲介質(zhì)中置標志位A。步驟3、CPU_Ai CPU_An不斷通過BUSl檢測標志位A，當檢測到標志位A時，CPU_A1，CPU_A2，……，CPU_An 啟動，調(diào)用各自的 IP-A1，IP_A2，……，IP_An, IP_A「IP_An 通過 NPI接口和MPMC讀寫片外存儲介質(zhì)中的圖像數(shù)據(jù)，并行完成各路圖像數(shù)據(jù)的預處理及多分辨分解。步驟4、其中一個多分辨分解IP核每完成多分辨分解中的一級j，即在MPMC的片外存儲介質(zhì)中置標志位Bj, j的取值范圍為[1，m]。這里由于源圖像大小及算法復雜度相等，所以IP_A1; IP_A2,……，IP_An所需時間相等，那么它們完成每一級分辨分解的時間相同，因此只要其中一個IP_A在完成多分辨分解中的一級后給出標志位B即可。本實施例中設 m=4。步驟SXPU1 CPU4不斷通過BUSO檢測標志位B，當CPUj (j=l，2，3,4)檢測到標志位Bj (j=l，2，3，4)，立即啟動完成對應級的圖像序列融合判決。由于IP_A會順序給出標志位Bp B2、B3> B4,那么CPU1 CPU4會順序檢測到標志位，從而啟動各自操作。步驟6、待CPU4完成頂層圖像序列融合判決后立即控制共享的CustomerIP_core執(zhí)行多分辨圖像序列疊代重構過程，并由XPSJ1MER記錄重構過程時間，待重構過程時間超時后XPSJIMER觸發(fā)中斷，XPS_Interrupt Controller將響應該中斷并通知給CPUiqCustomerIP_core在疊代重構過程結束時產(chǎn)生標志位C,該標志位C自重構過程啟動時即開始由CPU1檢測。標志位C也可以暫存到片外存儲介質(zhì)中以供查詢。由于CPU1 CPU4還進一步通過FSL交互各自處理完成情況，因此一種較佳實施例是CPU4在確認CPU1 CPU4均完成本層級的圖像序列融合判決后，再控制CuSt0merIP_C0re執(zhí)行多分辨圖像序列疊代重構，并啟動XPSJ1MER計時。步驟7、當CPU1檢測到標志位C則通過片上XPS_ethernetlite將融合后的圖像輸出回至上位機。若CPU1未檢測到標志位C但檢測到因超時而觸發(fā)的中斷，則CPU1通過XPS_ethernetlite將error信息輸出回上位機。至此，本流程結束。從上述流程可以看出，局部處理器CPLA1 CPU_An和多分辨分解IP核IP_A1-1P_An組成了多路分辨分解部分，負責完成融合算法中的(I)和(2)兩個步驟，由于這兩個步驟需要多路同時處理，因此IP-A1 IP_An是通過NPI接口連接MPMC的，由于根據(jù)算法設計的ΙΡ_Αι IP_An本身處理速度快，且加上NPI接口傳輸速度快，保證ΙΡ_Αι IP_An可以快速同步地從MPMC連接的片外存儲介質(zhì)獲取待處理數(shù)據(jù)，而CPU_Ai CPU_An不負責實質(zhì)計算，只是負責控制，因此通過BUSl連入MPMC，用于確認標志位，從而節(jié)省了 MPMC的外部接口。

CPU1 CPUm負責完成融合算法中的第(3)個步驟，由于融合判決步驟的計算量不大，因此本發(fā)明沒有采用用戶IP核，而是采用了速度相對較弱的通用軟核CPU，這些軟核CPU通過BUSO連入MPMC，節(jié)省了 MPMC的外部接口 ；而且這些軟核CPU是檢測到各自的標志位才執(zhí)行動作，因此是順序執(zhí)行的，交替占用總線，因此不需要向(I)和(2)兩個步驟一樣，采用專門的用戶IP。重構IP核負責完成融合算法中的第(4)個步驟，由于疊代重構需要計算量比較大，而且是融合多路數(shù)據(jù)，因此采用一個用戶IP實現(xiàn)，該用戶IP通過NPI接口連接MPMC，不僅提高自身處理速度，還能夠提高數(shù)據(jù)傳輸速度。綜上所述，以上僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
權利要求
1.一種基于多處理器片上系統(tǒng)的多源圖像融合裝置，其特征在于，該裝置采用FPGA實現(xiàn)，該FPGA包括:局部處理器CPLA1 CPU_An、重構IP核、本地存儲器、多分辨分解IP核IP_Ai IP_An、片上計時器、片上以太網(wǎng)控制器、多端口存儲控制器MPMC、總線BUSO、總線BUS1、融合判決處理器CPU1 CPUm和中斷控制器；所述局部處理器和融合判決處理器為FPGA的CPU軟核；重構IP核和多分辨分解IP核為根據(jù)多源圖像融合算法設計的用戶IP核，是使用片內(nèi)邏輯資源設計的自定義硬件邏輯模塊； 每個局部處理器和每個融合判決處理器均連接一個本地存儲器，CPU_Ai CPU_An、重構IP核、片上計時器、片上以太網(wǎng)控制器和中斷控制器均接入總線BUSO ;局部處理器CPU_A1 CPU_An —對一地對應連接多分辨分解IP核IP-A1 IP_An，局部處理器CPU-A1 CPU_An均接入總線BUSl ;IP_Ai IP_An以及重構IP核均通過多端口存儲控制器本地端口接口MPCM NPI 接口接入 MPMC，MPMC 同時接入 BUSO 和 BUSl ； 片上以太網(wǎng)控制器，負責通過連接的外部以太網(wǎng)接口完成源數(shù)據(jù)輸入和處理結果的輸出； MPMC，用于連接片外存儲介質(zhì)，采用片外存儲介質(zhì)存儲待處理源數(shù)據(jù)以及融合處理中間量; CPLA1 CPU_An，用于負責調(diào)用多分辨分解IP核IP_Ai IP_An，及多分辨分解IP核與MPMC的數(shù)據(jù)吞吐交互控制，CPU_A及IP_A的個數(shù)η為源圖像數(shù)； ΙΡ_4 IP_An，用于并行執(zhí)行多路源圖像局部預處理及多分辨分解；每完成一級分解在MPMC連接的片外存儲介質(zhì)中存儲相應層級的完成標志位； CPU1 CPU111,每個CPU負責一個層級的圖像序列融合判決，在檢測到對應層級的完成標志位時執(zhí)行本層級的圖像序列融合判決；同時CPU1還負責源數(shù)據(jù)傳輸控制，CPUm還負責疊代重構控制為多分辨分解級數(shù)； 重構IP核，為所有融合判決處理器所共享，在CPUm的控制下，負責多分辨圖像序列疊代重構； 片上計時器，用于完成重構IP核疊代的定時； 中斷控制器，負責響應片上定時器中斷； 本地存儲器，負責存放與其連接處理器的指令及本地數(shù)據(jù)。
2.按權利要求1所述的裝置，其特征在于，各CPU1 CPUm之間進一步通過快速簡單連接FSL互聯(lián)，各CPU1 CPUm之間通過FSL交互各自處理完成情況，CPUm在確認CPU1 CPUm均完成本層級的圖像序列融合判決后，立刻控制重構IP核執(zhí)行多分辨圖像序列疊代重構，并啟動片上計時器計時。
3.一種采用如權利要求1或2所述多源圖像融合裝置的多源圖像融合方法，其特征在于，該方法包括如下步驟: 步驟1、所述多源圖像融合裝置上電啟動，進行初始化； 步驟2、CPU1控制片上以太網(wǎng)控制器將外部多路圖像源數(shù)據(jù)通過BUSO存儲至MPMC連接的片外存儲介質(zhì)中，存儲完畢時在該片外存儲介質(zhì)中置標志位A ； 步驟3、CPLA1 CPU_An不斷通過BUSl檢測標志位A，當檢測到標志位A時，CPU_A1；CPU_A2,……，CPU_An 啟動，調(diào)用各自的 IP_A1; IP_A2,……，IP_An, IP_An 通過 NPI接口和MPMC讀寫片外存儲介質(zhì)中的圖像數(shù)據(jù)，并行完成各路圖像數(shù)據(jù)的預處理及多分辨分解； 步驟4、其中一個多分辨分解IP核每完成多分辨分解中的一級j，即在MPMC連接的片外存儲介質(zhì)中置標志位Bj, j的取值范圍為[l,m]； 步驟5、CPU1 CPUni不斷通過BUSO檢測標志位，當CPUj檢測到標志位B」，立即啟動完成對應級的圖像序列融合判決； 步驟6、待CPUm完成頂層圖像序列融合判決后立即控制共享的重構IP核執(zhí)行多分辨圖像序列疊代重構過程，片上計時器開始計時，待重構過程時間超時后片上計時器觸發(fā)中斷，由中斷控制器響應該中斷并通知給CPU1 ;重構IP核在疊代重構過程結束時產(chǎn)生標志位C，該標志位C自重構過程啟動時即開始由CPU1檢測； 步驟7、當CPU1檢測到標志位C則通過片上以太網(wǎng)控制器將融合后的圖像輸出至外部；若CPU1未檢測到標志位C但檢測到因超時而觸發(fā)的中斷，則CPU1通過片上以太網(wǎng)控制器將錯誤信息輸出至外部。
全文摘要
本發(fā)明公開了一種基于多處理器片上系統(tǒng)的多源圖像融合裝置，能夠提高融合系統(tǒng)的片上集成度，而且可以提高多源圖像融合處理速度。該裝置采用FPGA實現(xiàn)；FPGA上的處理器均為CPU軟核，IP核為根據(jù)多源圖像融合算法設計的用戶IP核；CPU_A1～CPU_An、重構IP核、片上計時器、片上以太網(wǎng)控制器和中斷控制器均接入總線BUS0；CPU_A1～CPU_An對應連接多分辨分解IP核IP_A1～IP_An，局部處理器CPU_A1～CPU_An均接入總線BUS1；IP_A1～IP_An以及重構IP核均通過多端口存儲控制器本地端口接口MPCM NPI接口接入MPMC，MPMC同時接入BUS0和BUS1。
文檔編號G06T5/50GK103093446SQ20131001953
公開日2013年5月8日 申請日期2013年1月18日 優(yōu)先權日2013年1月18日
發(fā)明者陳禾, 馬龍, 章學靜, 章菲菲, 曾濤, 龍騰 申請人:北京理工大學