專利名稱：一種超高頻rfid閱讀器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及基于射頻識別技術(shù)的閱讀器技術(shù)領(lǐng)域，尤其涉及一種超高頻RFID閱讀器。
背景技術(shù)：
RFID 閱讀器，即射頻識別技術(shù)。RFID(Radio Frequency Identification,射頻識別)技術(shù)是20世紀(jì)90年代開始興起的一種自動識別技術(shù)，它是一種利用射頻信號通過空間藕合(交變磁場或電磁場)實(shí)現(xiàn)無接觸式信息傳遞，并通過所傳遞的信息達(dá)到自動識別目的的技術(shù)。由于該技術(shù)具有非可視傳輸、傳輸速度快、穿透性較強(qiáng)、較強(qiáng)的抗惡劣環(huán)境能力以及可重復(fù)使用等優(yōu)點(diǎn)而倍受眾多的行業(yè)與專業(yè)人士關(guān)注。縱觀國內(nèi)外RFID系統(tǒng)，其基本構(gòu)成為射頻識別標(biāo)簽、射頻識別閱讀器與應(yīng)用層軟件；其中射頻識別閱讀器的功能在于接收應(yīng)用層的命令信息，啟動其中的射頻模塊以控制天線工作，完成與射頻標(biāo)簽的通信，同時將識別到的標(biāo)簽信息由通信接口傳輸?shù)綉?yīng)用層供用戶分析與處理。超高頻射頻識別技術(shù)(UHF RFID)是極具應(yīng)用價值和發(fā)展前景的智能識別技術(shù)，其工作頻段為860-960MHZ，具有識別距離遠(yuǎn)，傳輸速度快，頻帶寬，天線尺寸小等優(yōu)點(diǎn)，是目前國內(nèi)外RFID技術(shù)研究開發(fā)的重點(diǎn)。雖然UHF RFID具有寬頻特性，目前915MHz頻率的標(biāo)簽得到廣泛應(yīng)用，EPC Class I generation 2標(biāo)準(zhǔn)是由北美UCC產(chǎn)品統(tǒng)一編碼組織和歐洲EAN產(chǎn)品標(biāo)準(zhǔn)組織合作建立的RFID標(biāo)準(zhǔn)，它規(guī)范了 RFID標(biāo)簽通信調(diào)制方式為ASK或PSK模式，編碼方式為PIE、FMO或Miller，數(shù)據(jù)傳輸速率分別為26.7-128kbps/PIE、40-640kbps/FM0、40kbps/Miller，通信方式為半雙工方式，防碰撞算法采用Slotted Aloha算法。EPCClass I generation 2標(biāo)準(zhǔn)為一個開放標(biāo)準(zhǔn),閱讀器需要滿足此標(biāo)準(zhǔn)。傳統(tǒng)的UHF RFID閱讀器的射頻前端電路采用數(shù)字基帶信號調(diào)制解調(diào)和中頻濾波電路，這樣就造成射頻前端電路結(jié)構(gòu)比較復(fù)雜，抗干擾能力降低，從而影響RFID閱讀器的穩(wěn)定性。

實(shí)用新型內(nèi)容針對現(xiàn)有技術(shù)存在的上述不足，本實(shí)用新型的目的就在于提供一種超高頻RFID閱讀器，能有效解決現(xiàn)有RFID閱讀器中射頻前端電路結(jié)構(gòu)比較復(fù)雜，抗干擾能力降低，穩(wěn)定性差的問題。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是這樣的:一種超高頻RFID閱讀器，包括射頻前端電路和中央處理器，其特征在于:所述射頻前端電路包括射頻信號收發(fā)電路、射頻信號接收電路、射頻信號發(fā)射電路以及頻率合成器；所述射頻信號收發(fā)電路包括收發(fā)天線、天線切換開關(guān)以及環(huán)形器；所述射頻信號發(fā)射電路包括DAC電路、混頻器和前置預(yù)放電路；所述射頻信號接收電路包括ADC電路、混頻器和低噪放大電路；所述環(huán)形 器同時與前置預(yù)放電路和低噪放大電路相連；低噪放大電路經(jīng)混頻器和ADC電路后與中央處理器的射頻接收通道相連，中央處理器的射頻發(fā)射通道經(jīng)DAC電路和混頻器后與前置預(yù)放電路相連；所述頻率合成器經(jīng)運(yùn)放電路后同時與射頻信號接收電路和射頻信號發(fā)射電路中的混頻器相連。射頻信號接收電路的工作原理是將接收到的射頻信號先進(jìn)行下變頻處理，由頻率合成器產(chǎn)生875MHz的本振信號，然后經(jīng)過運(yùn)放，進(jìn)入射頻信號接收電路中的混頻器，進(jìn)行下變頻，將915MHz的射頻信號經(jīng)過變頻后得到40Mhz的中頻信號，然后經(jīng)過簡單濾波電路后送入到ADC電路，其中ADC電路包括ADC轉(zhuǎn)換芯片，該ADC轉(zhuǎn)換芯片采用analog公司的AD9214芯片，其采樣時鐘為80MHz，采樣位數(shù)為lObit，然后將AD轉(zhuǎn)換后的數(shù)字信號輸入到FPGA 中。射頻信號發(fā)射電路的工作原理是將基帶信號的調(diào)制解調(diào)在FPGA系統(tǒng)內(nèi)部完成，然后將其變頻到40MHz中頻信號，將FPGA產(chǎn)生的數(shù)字中頻信號發(fā)送給DAC電路，所述DAC電路包括DAC芯片，該DAC轉(zhuǎn)換芯片采用analog公司的AD9762芯片，轉(zhuǎn)換時鐘頻率為125MHz，轉(zhuǎn)換位數(shù)為12bit，經(jīng)過簡單濾波電路后在混頻器中與頻率合成器產(chǎn)生的本振信號875MHz進(jìn)行混頻，然后再經(jīng)過前置預(yù)放后將信號傳送到天線上。根據(jù)EPC Class I generation 2標(biāo)準(zhǔn)，閱讀器工作在半雙工 通訊模式，那么天線切換開關(guān)需由FPGA進(jìn)行控制，根據(jù)收發(fā)狀態(tài)來控制信號發(fā)射接收。進(jìn)一步地，所述中央處理器采用FPGA芯片。具體實(shí)施時，采用XILINX公司的XC6SLX16-2CSG324 FPGA芯片作為數(shù)字基帶調(diào)制解調(diào)的核心芯片，其具有14579個LogicCells單元，136Kbit內(nèi)部存儲單元，32個DSP48A1算法處理單元，該芯片從可編程邏輯資源、數(shù)據(jù)緩存、IP運(yùn)算單元等方面考慮均能滿足需求。進(jìn)一步地，所述FPGA芯片具有嵌入CPU、射頻接收通道和射頻發(fā)射通道；所述射頻接收通道包括依次相連的DDC電路、CIC濾波器、成形濾波器、FMO/Miller解碼模塊以及CRC16校驗(yàn)?zāi)K，所述CRC16校驗(yàn)?zāi)K與嵌入式CPU相連，所述DDC電路用于從ADC電路接入射頻信號；所述射頻發(fā)射通道包括依次相連的CRC5/16校驗(yàn)?zāi)K、PIE編碼模塊、成形濾波器、UDC電路以及帶通濾波器，嵌入式CPU與CRC5/16校驗(yàn)?zāi)K相連，并經(jīng)帶通濾波器后將射頻信號發(fā)送到ADC電路。射頻接收通道自ADC轉(zhuǎn)換后將數(shù)據(jù)送入到FPGA芯片中，而ADC轉(zhuǎn)換后的數(shù)據(jù)為40MHz中頻信號，DDC電路對采集到的40MHz數(shù)字中頻信號再進(jìn)行一次數(shù)字下變頻(DDC)，經(jīng)過數(shù)字下變頻后即為數(shù)字基帶信號，然后進(jìn)行CIC濾波器濾波，接著對濾波后的信號進(jìn)行成形濾波處理，再進(jìn)行FMO/Miller解碼，經(jīng)過CRC16校驗(yàn)處理后即可讓FPGA片內(nèi)CPU獲得相關(guān)數(shù)據(jù)。FPGA片內(nèi)CPU將發(fā)送給標(biāo)簽的數(shù)據(jù)，首先進(jìn)行CRC5/16編碼校驗(yàn)，接著進(jìn)行PIE編碼，這些編碼程序均可用HDL語言或IP核實(shí)現(xiàn)，然后運(yùn)用成形濾波器進(jìn)行波形濾波成形，由于此時的信號還為基帶信號，因此還需要采用數(shù)字上變頻電路(UDC)將基帶信號調(diào)制到40MHz的數(shù)字中頻段，最后經(jīng)過帶通濾波器對數(shù)字中頻信號進(jìn)行濾波后發(fā)送給外部的DAC電路。與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)在于:結(jié)構(gòu)簡單，將基帶信號調(diào)制解調(diào)電路利用軟件和無線電的方式集成到中央處理器中，從而簡化了 RFID閱讀器中的射頻前端電路結(jié)構(gòu)，并且使閱讀器的抗干擾能力降低，穩(wěn)定性更好；中央處理器采用FPGA芯片，成本低廉，進(jìn)一步提高穩(wěn)定性，并且可編程能力更強(qiáng)，更便于將軟件集成到芯片中，通過軟件功能替代電路模塊，從而使穩(wěn)定性更好，電路結(jié)構(gòu)更簡單。

圖1為本實(shí)用新型的電路結(jié)構(gòu)框圖；圖2為本實(shí)用新型中FPGA芯片的結(jié)構(gòu)框圖。
具體實(shí)施方式
下面將結(jié)合附圖及實(shí)施例對本實(shí)用新型作進(jìn)一步說明。實(shí)施例:參見圖1和圖2，一種超高頻RFID閱讀器，包括射頻前端電路和中央處理器，所述射頻前端電路包括射頻信號收發(fā)電路、射頻信號接收電路、射頻信號發(fā)射電路以及頻率合成器。所述射頻信號收發(fā)電路包括收發(fā)天線、天線切換開關(guān)以及環(huán)形器；所述射頻信號發(fā)射電路包括DAC電路(數(shù)模轉(zhuǎn)換電路)、混頻器和前置預(yù)放電路(PA);所述射頻信號接收電路包括ADC電路(模數(shù)轉(zhuǎn)換電路)、混頻器和低噪放大電路(LNA)。所述環(huán)形器同時與前置預(yù)放電路和低噪放大電路相連；低噪放大電路經(jīng)混頻器和ADC電路后與中央處理器的射頻接收通道相連，中央處理器的射頻發(fā)射通道經(jīng)DAC電路和混頻器后與前置預(yù)放電路相連；所述頻率合成器經(jīng)運(yùn)放電路后同時與射頻信號接收電路和射頻信號發(fā)射電路中的混頻器相連。射頻信號接收電路的工作原理是將接收到的射頻信號先進(jìn)行下變頻處理，由頻率合成器產(chǎn)生875MHz的本振信號，然后經(jīng)過運(yùn)放，進(jìn)入射頻信號接收電路中的混頻器，進(jìn)行下變頻，將915MHz的射頻信號經(jīng)過變頻后得到40Mhz的中頻信號，然后經(jīng)過簡單濾波電路后送入到ADC電路，其中ADC電路包 括ADC轉(zhuǎn)換芯片，該ADC轉(zhuǎn)換芯片采用analog公司的AD9214芯片，其采樣時鐘為80MHz，采樣位數(shù)為lObit，然后將AD轉(zhuǎn)換后的數(shù)字信號輸入到FPGA 中。射頻信號發(fā)射電路的工作原理是將基帶信號的調(diào)制解調(diào)在FPGA系統(tǒng)內(nèi)部完成，然后將其變頻到40MHz中頻信號，將FPGA產(chǎn)生的數(shù)字中頻信號發(fā)送給DAC電路，所述DAC電路包括DAC芯片，該DAC轉(zhuǎn)換芯片采用analog公司的AD9762芯片，其轉(zhuǎn)換時鐘頻率為125MHz，轉(zhuǎn)換位數(shù)為12bit，經(jīng)過簡單濾波電路后在混頻器中與頻率合成器產(chǎn)生的本振信號875MHz進(jìn)行混頻，然后再經(jīng)過前置預(yù)放后將信號傳送到天線上。根據(jù)EPC Class Igeneration 2標(biāo)準(zhǔn)，閱讀器工作在半雙工通訊模式,那么天線切換開關(guān)需由FPGA進(jìn)行控制，根據(jù)收發(fā)狀態(tài)來控制信號發(fā)射接收。所述中央處理器采用FPGA芯片。具體實(shí)施時，采用XILINX公司的XC6SLX16-2CSG324 FPGA芯片作為數(shù)字基帶調(diào)制解調(diào)的核心芯片，其具有14579個LogicCells單元，136Kbit內(nèi)部存儲單元，32個DSP48A1算法處理單元，該芯片從可編程邏輯資源、數(shù)據(jù)緩存、IP運(yùn)算單元等方面考慮均能滿足需求。所述FPGA芯片具有嵌入CPU、射頻接收通道和射頻發(fā)射通道；所述射頻接收通道包括依次相連的DDC電路、CIC濾波器、成形濾波器、FMO/Miller解碼模塊以及CRC16校驗(yàn)?zāi)K，所述CRC16校驗(yàn)?zāi)K與嵌入式CPU相連，所述DDC電路用于從ADC電路接入射頻信號；所述射頻發(fā)射通道包括依次相連的CRC5/16校驗(yàn)?zāi)K、PIE編碼模塊、成形濾波器、UDC電路以及帶通濾波器，嵌入式CPU與CRC5/16校驗(yàn)?zāi)K相連，并經(jīng)帶通濾波器后將射頻信號發(fā)送到ADC電路。射頻接收通道自ADC轉(zhuǎn)換后將數(shù)據(jù)送入到FPGA芯片中，而ADC轉(zhuǎn)換后的數(shù)據(jù)為40MHz中頻信號，數(shù)字上變頻電路(DDC電路)對采集到的40MHz數(shù)字中頻信號再進(jìn)行一次數(shù)字下變頻，經(jīng)過數(shù)字下變頻后即為數(shù)字基帶信號，然后進(jìn)行CIC濾波器濾波，接著對濾波后的信號進(jìn)行成形濾波處理，再進(jìn)行FMO/Miller解碼，經(jīng)過CRC16校驗(yàn)處理后即可讓FPGA片內(nèi)CPU獲得相關(guān)數(shù)據(jù)。FPGA片內(nèi)CPU將發(fā)送給標(biāo)簽的數(shù)據(jù)，首先進(jìn)行CRC5/16編碼校驗(yàn)，接著進(jìn)行PIE編碼，這些編碼程序均可用HDL語言或IP核實(shí)現(xiàn)，然后運(yùn)用成形濾波器進(jìn)行波形濾波成形，由于此時的信號還為基帶信號，因此還需要采用數(shù)字上變頻電路(UDC電路)將基帶信號調(diào)制到40MHz的數(shù)字中頻段，最后經(jīng)過帶通濾波器對數(shù)字中頻信號進(jìn)行濾波后發(fā)送給外部的DAC電路。最后需要說明的是，以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案而非限制技術(shù)方案，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，那些對本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本技 術(shù)方案的宗旨和范圍，均應(yīng)涵蓋在本實(shí)用新型的權(quán)利要求范圍當(dāng)中。
權(quán)利要求1.一種超高頻RFID閱讀器，包括射頻前端電路和中央處理器，其特征在于:所述射頻前端電路包括射頻信號收發(fā)電路、射頻信號接收電路、射頻信號發(fā)射電路以及頻率合成器； 所述射頻信號收發(fā)電路包括收發(fā)天線、天線切換開關(guān)以及環(huán)形器；所述射頻信號發(fā)射電路包括DAC電路、混頻器和前置預(yù)放電路；所述射頻信號接收電路包括ADC電路、混頻器和低噪放大電路； 所述環(huán)形器同時與前置預(yù)放電路和低噪放大電路相連；低噪放大電路經(jīng)混頻器和ADC電路后與中央處理器的射頻接收通道相連，中央處理器的射頻發(fā)射通道經(jīng)DAC電路和混頻器后與前置預(yù)放電路相連；所述頻率合成器經(jīng)運(yùn)放電路后同時與射頻信號接收電路和射頻信號發(fā)射電路中的混頻器相連。
2.根據(jù)權(quán)利要求1所述的一種超高頻RFID閱讀器，其特征在于:所述中央處理器采用FPGA芯片。
3.根據(jù)權(quán)利要求2所述的一種超高頻RFID閱讀器，其特征在于:所述FPGA芯片具有嵌入CPU、射頻接收通道和射頻發(fā)射通道；所述射頻接收通道包括依次相連的DDC電路、CIC濾波器、成形濾波器、FMO /Miller解碼模塊以及CRC16校驗(yàn)?zāi)K，所述CRC16校驗(yàn)?zāi)K與嵌入式CPU相連，所述DDC電路用于從ADC電路接入射頻信號；所述射頻發(fā)射通道包括依次相連的CRC5/16校驗(yàn)?zāi)K、PIE編碼模塊、成形濾波器、UDC電路以及帶通濾波器，嵌入式CPU與CRC5/16校驗(yàn)?zāi)K相連，并經(jīng)帶通濾波器后將射頻信號發(fā)送到ADC電路。
專利摘要本實(shí)用新型公開了一種超高頻RFID閱讀器，包括射頻前端電路和中央處理器，所述射頻前端電路包括射頻信號收發(fā)電路、射頻信號接收電路、射頻信號發(fā)射電路以及頻率合成器；所述射頻信號收發(fā)電路包括收發(fā)天線、天線切換開關(guān)以及環(huán)形器；所述射頻信號發(fā)射電路包括DAC電路、混頻器和前置預(yù)放電路；所述射頻信號接收電路包括ADC電路、混頻器和低噪放大電路。本實(shí)用新型結(jié)構(gòu)簡單，將基帶信號調(diào)制解調(diào)電路利用軟件和無線電的方式集成到中央處理器中，從而簡化了RFID閱讀器中的射頻前端電路結(jié)構(gòu)，并且使閱讀器的抗干擾能力降低，穩(wěn)定性更好。
文檔編號G06K7/10GK203118006SQ201320137890
公開日2013年8月7日 申請日期2013年3月25日 優(yōu)先權(quán)日2013年3月25日
發(fā)明者張慧敏 申請人:重慶電子工程職業(yè)學(xué)院