一種序列生成器及其設(shè)計方法
【專利摘要】本發(fā)明提供一種序列生成器及其設(shè)計方法，應(yīng)用于集成電路設(shè)計領(lǐng)域：時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。本發(fā)明解決了高速串行數(shù)據(jù)傳輸通道測試難度大的問題，可以快速有效的在芯片內(nèi)部控制生成特定的傳輸序列并且在初始化階段可以控制生成并傳輸特定的初始化序列。
【專利說明】一種序列生成器及其設(shè)計方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路設(shè)計領(lǐng)域，尤其涉及一種序列生成器及其設(shè)計方法。
【背景技術(shù)】
[0002]隨著計算機(jī)技術(shù)以及集成電路技術(shù)的飛速發(fā)展，高性能的計算機(jī)系統(tǒng)越來越成為經(jīng)濟(jì)社會發(fā)展的需要，這就為計算機(jī)系統(tǒng)關(guān)鍵芯片組的協(xié)議和功能設(shè)計帶來了挑戰(zhàn)。例如，在QPI接口協(xié)議中要求接口電路能夠發(fā)送數(shù)種序列數(shù)據(jù)，并且能夠根據(jù)用戶需求發(fā)送客制化序列數(shù)據(jù)；因此，這就為片內(nèi)串行數(shù)據(jù)序列生成邏輯設(shè)計帶來巨大難題:一方面，多種序列傳輸要求為芯片的邏輯設(shè)計復(fù)雜性帶來難度，需要額外的序列生成邏輯；另一方面，高速的數(shù)據(jù)傳輸和時序要求需要序列生成模塊的執(zhí)行效率極高。
[0003]因此，亟需一種規(guī)模小、效率高的序列生成器來解決上述問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種序列生成器及其設(shè)計方法，以解決上述問題。
[0005]本發(fā)明還提供一種序列生成器設(shè)計方法，包括:
[0006]時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；
[0007]所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；
[0008]經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
[0009]本發(fā)明提供一種序列生成器，包括:時鐘與轉(zhuǎn)換控制模塊、序列緩沖與生成模塊、序列選擇與控制模塊、序列生成控制寄存器、序列選擇控制寄存器；時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊與序列選擇與控制模塊相連；序列生成控制寄存器與序列緩沖與生成模塊相連；序列選擇控制寄存器與序列選擇與控制模塊相連；
[0010]時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
[0011]通過實施本發(fā)明序列生成器的設(shè)計方法，解決了高速串行數(shù)據(jù)傳輸通道測試難度大的問題，可以快速有效的在芯片內(nèi)部控制生成特定的傳輸序列并且在初始化階段可以控制生成并傳輸特定的初始化序列；采用極少的選擇控制電路，實現(xiàn)多種傳輸序列的生成與控制輸出，大大降低了串行數(shù)據(jù)通道序列生成難度，解決了序列生成邏輯設(shè)計復(fù)雜的難題，有效提高了芯片測試效率，降低了初始化邏輯設(shè)計難度，不論在FPGA芯片邏輯設(shè)計，還是在ASIC芯片邏輯設(shè)計，均具有很高的技術(shù)價值。
【專利附圖】

【附圖說明】[0012]此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中:
[0013]圖1所示為本發(fā)明的實施例1的序列生成器邏輯結(jié)構(gòu)圖一；
[0014]圖2所示為本發(fā)明的實施例2的序列生成器邏輯結(jié)構(gòu)圖二 ；
[0015]圖3所示為本發(fā)明的實施例3的序列生成器邏輯結(jié)構(gòu)圖三；
[0016]圖4所示為本發(fā)明的實施例4的序列生成器設(shè)計方法流程圖。
【具體實施方式】
[0017]下文中將參考附圖并結(jié)合實施例來詳細(xì)說明本發(fā)明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。
[0018]本發(fā)明提供了一種序列生成器設(shè)計方法，包括以下步驟:
[0019]時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；
[0020]所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；
[0021]經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
[0022]其中，經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出之后，還包括:
[0023]經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作。
[0024]其中，經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作之后，還包括:
[0025]經(jīng)過高電平選擇控制模塊時，由高電平選擇控制寄存器直接控制發(fā)送高電平序列。
[0026]其中，時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動的過程為:
[0027]時鐘與轉(zhuǎn)換控制模塊配置具體的特征序列并通過序列緩沖與生成模塊中的序列緩沖器緩存，或者選擇序列緩沖與生成模塊中的LSFR生成特定的PRBS序列，配置序列生成通路的啟動。
[0028]其中，所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制經(jīng)過生成發(fā)送序列的過程為:
[0029]序列緩沖與生成模塊中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制經(jīng)過一級與門和異或門生成發(fā)送序列a和b
[0030]其中，經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出的過程為:
[0031 ] 經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇a序列或者b序列。
[0032]本發(fā)明的結(jié)構(gòu)設(shè)計方法是在控制端的序列緩沖與生成模塊中設(shè)計2組序列緩沖器(Buffer)，用以實現(xiàn)固定序列的緩存；設(shè)計線性反饋移位寄存器LFSR模塊，用以生成隨機(jī)的PRBS序列；配合時鐘(Clock)與轉(zhuǎn)換控制模塊實現(xiàn)初始序列的生成與緩存；然后配合序列選擇控制模塊、序列反轉(zhuǎn)控制模塊、高電平選擇控制模塊，以及相應(yīng)的寄存器，實現(xiàn)各種序列的生成與輸出。
[0033]時鐘與轉(zhuǎn)換控制模塊的特性，主要是指外部時鐘信號輸入以及轉(zhuǎn)換控制，轉(zhuǎn)換控制可以控制3組序列生成通路產(chǎn)生相應(yīng)的序列數(shù)據(jù)；序列緩沖與生成模塊的特性，主要是指序列均采用緩沖BUFFER緩存，并經(jīng)過序列生成控制寄存器的控制，生成最終的輸入序列；序列選擇與控制模塊的特性，主要是指生成的兩組序列數(shù)據(jù)可以再次選擇任一通路進(jìn)行傳輸。
[0034]控制寄存器組的特性，主要包括序列生成控制寄存器、序列選擇控制寄存器、序列反轉(zhuǎn)控制寄存器、高電平選擇控制寄存器；其中，序列生成控制寄存器控制生成電路邏輯，控制生成兩組序列數(shù)據(jù)，序列選擇控制寄存器控制選擇兩組序列數(shù)據(jù)的任一一路，序列反轉(zhuǎn)控制寄存器控制傳輸?shù)男蛄惺欠襁M(jìn)行反轉(zhuǎn)操作，高電平選擇控制寄存器控制輸出的序列為聞電平?目號。
[0035]圖1所示為本發(fā)明的實施例1的序列生成器邏輯結(jié)構(gòu)圖一，對本發(fā)明的內(nèi)容以寄存器控制的方式生成各種32位序列為例，描述這一結(jié)構(gòu)的實現(xiàn)過程。
[0036]本實施例中序列生成器主要包括:時鐘與轉(zhuǎn)換控制模塊、序列緩沖與生成模塊、序列選擇與控制模塊、控制寄存器組；根據(jù)鏈路的不同測試和應(yīng)用需求，可動態(tài)生成不同的測試和應(yīng)用序列，例如32位“1”、32位“0”、PRBS23、PRBS7、隨機(jī)32位數(shù)據(jù)、定向32位數(shù)據(jù)等，并可實現(xiàn)通道傳輸序列的反轉(zhuǎn)。
[0037]時鐘與轉(zhuǎn)換控制模塊可以配置具體的特征序列，并通過序列緩沖與生成模塊中的序列緩沖器緩存，或者選擇序列緩沖與生成模塊中的LSFR生成特定的PRBS序列，配置序列生成通路的啟動；序列緩沖與生成模塊中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制經(jīng)過一級與門和異或門生成發(fā)送序列a和b ;經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇a序列或者b序列；經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作；經(jīng)過高電平選擇控制模塊時，由高電平選擇控制寄存器直接控制發(fā)送高電平序列。
[0038]圖2所示為本發(fā)明的實施例2的序列生成器邏輯結(jié)構(gòu)圖二，包括:時鐘與轉(zhuǎn)換控制模塊、序列緩沖與生成模塊、序列選擇與控制模塊、序列反轉(zhuǎn)控制模塊、高電平選擇控制模塊、序列生成控制寄存器、序列選擇控制寄存器、序列反轉(zhuǎn)控制寄存器、高電平選擇控制寄存器；時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊與序列選擇與控制模塊相連；序列緩沖與生成模塊通過序列選擇與控制模塊與序列反轉(zhuǎn)控制模塊相連；序列選擇與控制模塊通過序列反轉(zhuǎn)控制模塊與高電平選擇控制模塊相連；序列生成控制寄存器與序列緩沖與生成模塊相連；序列選擇控制寄存器與序列選擇與控制模塊相連；序列反轉(zhuǎn)控制寄存器與序列反轉(zhuǎn)控制模塊相連；高電平選擇控制寄存器與高電平選擇控制模塊相連。
[0039]時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出；經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作；經(jīng)過高電平選擇控制模塊時，由高電平選擇控制寄存器直接控制發(fā)送高電平序列。
[0040]圖3所示為本發(fā)明的實施例3的序列生成器邏輯結(jié)構(gòu)圖三，包括:時鐘與轉(zhuǎn)換控制模塊、序列緩沖與生成模塊、序列選擇與控制模塊、序列生成控制寄存器、序列選擇控制寄存器；時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊與序列選擇與控制模塊相連；序列生成控制寄存器與序列緩沖與生成模塊相連；序列選擇控制寄存器與序列選擇與控制模塊相連；
[0041]時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
[0042]圖4所示為本發(fā)明的實施例4的序列生成器設(shè)計方法流程圖，包括以下步驟:
[0043]步驟401:時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；
[0044]步驟402:所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；
[0045]步驟403:經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
[0046]以上控制電路結(jié)構(gòu)可以控制生成各種序列模式，方便芯片的功能應(yīng)用和調(diào)試，豐富的控制寄存器組可以有效實施動態(tài)的傳輸序列控制，解決了多通道傳輸鏈路硬件測試序列生成的難題。
[0047]通過實施本發(fā)明序列生成器的設(shè)計方法，解決了高速串行數(shù)據(jù)傳輸通道測試難度大的問題，可以快速有效的在芯片內(nèi)部控制生成特定的傳輸序列并且在初始化階段可以控制生成并傳輸特定的初始化序列；采用極少的選擇控制電路，實現(xiàn)多種傳輸序列的生成與控制輸出，大大降低了串行數(shù)據(jù)通道序列生成難度，解決了序列生成邏輯設(shè)計復(fù)雜的難題，有效提高了芯片測試效率，降低了初始化邏輯設(shè)計難度，不論在FPGA芯片邏輯設(shè)計，還是在ASIC芯片邏輯設(shè)計，均具有很高的技術(shù)價值。
[0048]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種序列生成器設(shè)計方法，其特征在于，包括以下步驟: 時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動; 所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列； 經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于:經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出之后，還包括: 經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于:經(jīng)過序列反轉(zhuǎn)控制模塊時，由序列反轉(zhuǎn)控制寄存器控制序列是否做反轉(zhuǎn)操作之后，還包括: 經(jīng)過高電平選擇控制模塊時，由高電平選擇控制寄存器直接控制發(fā)送高電平序列。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于:時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動的過程為: 時鐘與轉(zhuǎn)換控制模塊配置具體的特征序列并通過序列緩沖與生成模塊中的序列緩沖器緩存，或者選擇序列緩沖與生成模塊中的LSFR生成特定的PRBS序列，配置序列生成通路的啟動。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于:所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制經(jīng)過生成發(fā)送序列的過程為: 序列緩沖與生成模塊中的特定特征序列或者PRBS序列由序列生成控制寄存器的控制經(jīng)過一級與門和異或門生成發(fā)送序列a和b。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于:經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出的過程為: 經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇a序列或者b序列。
7.—種序列生成器，其特征在于，包括:時鐘與轉(zhuǎn)換控制模塊、序列緩沖與生成模塊、序列選擇與控制模塊、序列生成控制寄存器、序列選擇控制寄存器；時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊與序列選擇與控制模塊相連；序列生成控制寄存器與序列緩沖與生成模塊相連；序列選擇控制寄存器與序列選擇與控制模塊相連； 時鐘與轉(zhuǎn)換控制模塊通過序列緩沖與生成模塊緩存特定序列并配置序列生成通路的啟動；所述序列緩沖與生成模塊中的特定序列由序列生成控制寄存器的控制生成發(fā)送序列；經(jīng)過序列選擇與控制模塊時，由序列選擇控制寄存器控制選擇目標(biāo)序列進(jìn)行輸出。
【文檔編號】G06F7/58GK103713880SQ201410003647
【公開日】2014年4月9日 申請日期:2014年1月3日 優(yōu)先權(quán)日:2014年1月3日
【發(fā)明者】王恩東, 胡雷鈞, 李仁剛 申請人:浪潮(北京)電子信息產(chǎn)業(yè)有限公司