單元高度為標(biāo)稱最小間距的非整數(shù)倍的標(biāo)準(zhǔn)單元的制作方法
【專利摘要】本發(fā)明提供了單元高度為標(biāo)稱最小間距的非整數(shù)倍的標(biāo)準(zhǔn)單元。集成電路由具有金屬線的標(biāo)稱最小間距的工藝制造，并且該集成電路包括多條金屬線和位于多條金屬線下方的多個標(biāo)準(zhǔn)單元。多條金屬線沿第一方向延伸，并且多條金屬線在與第一方向垂直的第二方向上間隔開標(biāo)稱最小間距的整數(shù)倍。多個標(biāo)準(zhǔn)單元中的至少一個具有沿第二方向的單元高度，并且單元高度是標(biāo)稱最小間距的非整數(shù)倍。
【專利說明】單元高度為標(biāo)稱最小間距的非整數(shù)倍的標(biāo)準(zhǔn)單元

【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及集成電路。

【背景技術(shù)】
[0002]本申請要求于2013年5月2日提交的美國臨時專利申請第61/818，705號的優(yōu)先權(quán)，并且涉及代理人案號為第T5057-884U號(TSMC2013-0380，標(biāo)題為“STANDARD CELLSFOR PREDETERMINED FUNCT1N HAVING DIFFERENT TYPES OF LAYOUT”)和第 T5057-885U 號(TSMC2013-0381,標(biāo)題為 “STANDARD CELL METAL STRUCTURE DIRECTLY OVER P0LYSILIC0NSTRUCTURE”)的共同待審的申請，其全部內(nèi)容結(jié)合于此作為參考。
[0003]在集成電路的設(shè)計中，使用具有預(yù)定功能的標(biāo)準(zhǔn)單元。標(biāo)準(zhǔn)單元的預(yù)設(shè)計布局存儲在單元庫中。當(dāng)設(shè)計集成電路時，從單元庫重新取回標(biāo)準(zhǔn)單元的預(yù)設(shè)計布局，并且將其置于集成電路布局上的一個或多個期望的位置。然后進(jìn)行布線以使用金屬線將標(biāo)準(zhǔn)單元彼此連接。此后，使用集成電路布局以使用預(yù)定半導(dǎo)體制造工藝制造集成電路。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種由具有金屬線的標(biāo)稱最小間距的工藝制造的集成電路，包括:多條金屬線，沿第一方向延伸，所述多條金屬線在與所述第一方向垂直的第二方向上間隔開標(biāo)稱最小間距的整數(shù)倍；以及多個標(biāo)準(zhǔn)單元，位于所述多條金屬線下方，所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元具有沿所述第二方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍。
[0005]在該集成電路中，所述單元高度與所述標(biāo)稱最小間距的比率介于6到16的范圍內(nèi)。
[0006]在該集成電路中，所述單元高度與所述標(biāo)稱最小間距的比率是7.5。
[0007]在該集成電路中，所述單元高度與所述標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。
[0008]在該集成電路中,所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元是邏輯門單元。
[0009]在該集成電路中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0010]在該集成電路中，將所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口都定位為與第一組多條虛網(wǎng)格線重疊，以及將所述多條金屬線定位為與第二組多條虛網(wǎng)格線重疊，所述多條虛網(wǎng)格線是平行的，并且所述多條虛網(wǎng)格線中的兩條相鄰的線間隔開所述標(biāo)稱最小間距。
[0011]根據(jù)本發(fā)明的另一方面，提供了一種集成電路設(shè)計系統(tǒng)，包括:非暫時性存儲介質(zhì)，所述非暫時性存儲介質(zhì)編碼有對應(yīng)于預(yù)定制造工藝的標(biāo)準(zhǔn)單元的布局，所述預(yù)定制造工藝具有金屬線的沿預(yù)定方向的標(biāo)稱最小間距，所述標(biāo)準(zhǔn)單元的布局具有沿所述預(yù)定方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍；以及硬件處理器，與所述非暫時性存儲介質(zhì)通信連接，并且配置為執(zhí)行指令集，以用于基于所述標(biāo)準(zhǔn)單元的布局和所述標(biāo)稱最小間距生成集成電路布局。
[0012]在該集成電路設(shè)計系統(tǒng)中，所述單元高度與所述標(biāo)稱最小間距的比率介于6到16的范圍內(nèi)。
[0013]在該集成電路設(shè)計系統(tǒng)中，所述單元高度與所述標(biāo)稱最小間距的比率是7.5。
[0014]在該集成電路設(shè)計系統(tǒng)中，所述單元高度與所述標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。
[0015]在該集成電路設(shè)計系統(tǒng)中，所述標(biāo)準(zhǔn)單元是邏輯門單元。
[0016]在該集成電路設(shè)計系統(tǒng)中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OAI,MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0017]在該集成電路設(shè)計系統(tǒng)中，當(dāng)執(zhí)行所述指令集時，所述硬件處理器配置為:生成與垂直于所述預(yù)定方向的方向平行的多條虛網(wǎng)格線，所述多條虛網(wǎng)格線中相鄰的兩條間隔開所述標(biāo)稱最小間距；放置用于所述集成電路布局的所述標(biāo)準(zhǔn)單元的布局，所述標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口都與第一組虛網(wǎng)格線重疊；以及放置用于所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組虛網(wǎng)格線重疊。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種生成集成電路布局的方法，包括:通過硬件處理器接收標(biāo)準(zhǔn)單元的布局，所述標(biāo)準(zhǔn)單元對應(yīng)于預(yù)定制造工藝，所述預(yù)定制造工藝具有金屬線的沿預(yù)定方向的最小標(biāo)稱間距，所述標(biāo)準(zhǔn)單元的布局具有沿所述預(yù)定方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍；放置用于所述集成電路布局的所述標(biāo)準(zhǔn)單元的布局，所述標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口都與第一組多條虛網(wǎng)格線重疊；以及放置用于所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組多條虛網(wǎng)格線重疊，所述多條虛網(wǎng)格線是平行的，并且所述多條虛網(wǎng)格線中的兩條相鄰的線間隔開所述標(biāo)稱最小間距。
[0019]在該方法中，所述單元高度與所述標(biāo)稱最小間距的比率介于6到16的范圍內(nèi)。
[0020]在該方法中，所述單元高度與所述標(biāo)稱最小間距的比率是7.5。
[0021]在該方法中，所述單元高度與所述標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。
[0022]在該方法中，所述標(biāo)準(zhǔn)單元是邏輯門單元。
[0023]在該方法中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OAI, MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。

【專利附圖】

【附圖說明】
[0024]在附圖中，以實例的方式示出了一個或多個實施例，并且不用于限制，其中，在整個說明書中具有相同參考標(biāo)號的元件表示相同的元件。
[0025]圖1是根據(jù)一個或多個實施例包括集成電路的部分的放大圖的集成電路的俯視圖。
[0026]圖2是根據(jù)一個或多個實施例的集成電路中的標(biāo)準(zhǔn)單元的俯視圖。
[0027]圖3是根據(jù)一個或多個實施例設(shè)計集成電路布局的方法的流程圖。
[0028]圖4是根據(jù)一個或多個實施例的集成電路設(shè)計系統(tǒng)的功能框圖。

【具體實施方式】
[0029]應(yīng)該理解，以下公開內(nèi)容提供了用于實現(xiàn)本發(fā)明的不同特征的一個或多個不同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，附圖中的各個部件未按比例繪出且僅用于示出的目的。
[0030]而且，使用例如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在...之下”、“向上”、“向下”、“頂部”、“底部”、“左邊”、“右邊”等以及其衍生詞(例如，“水平地”、“向下地”、“向上地”等)的空間相對術(shù)語以便于描述本發(fā)明中一個部件與另一個部件的關(guān)系。空間關(guān)系術(shù)語旨在覆蓋包括這些部件的器件的不同方位。
[0031]圖1是根據(jù)一個或多個實施例的包括集成電路的部分102的放大圖110的集成電路100的俯視圖。集成電路100包括多個預(yù)設(shè)計電路塊，這些預(yù)設(shè)計電路塊也稱為標(biāo)準(zhǔn)單元(具有由沿Y方向的參考線112a和112b和沿X方向的參考線112c和112d所指示的單元邊界)。在標(biāo)準(zhǔn)單元上方形成諸如金屬線114a、114b、114c、114d和114e的互連結(jié)構(gòu)的一層或多層。單元邊界限定了標(biāo)準(zhǔn)單元的單元區(qū)，并且相鄰的標(biāo)準(zhǔn)單元的單元區(qū)不重疊。在一些實施例中，互連結(jié)構(gòu)的多層中的至少一層沿著預(yù)定方向(例如，X方向)進(jìn)行布線，并且互連結(jié)構(gòu)的多層中的至少另一層沿著另一預(yù)定方向(例如，Y方向)進(jìn)行布線。在一些實施例中，通過通孔塞連接互連結(jié)構(gòu)的不同層。
[0032]在圖1中，省略了標(biāo)準(zhǔn)單元的具體細(xì)節(jié)。在一些實施例中，一個或多個標(biāo)準(zhǔn)單元是邏輯門單元。在一些實施例中，邏輯門單元包括AND、0R、NAND、N0R、X0R、INV、與或非(AOI)、或與非(OAI)、MUX、觸發(fā)器、BUFF、鎖存器、延時器或時鐘單元。在一些實施例中，每個標(biāo)準(zhǔn)單元均包括至少一個有源器件，諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管、結(jié)型場效應(yīng)晶體管、雙極結(jié)型晶體管或其他合適的有源器件。
[0033]金屬線114a、114b、114c、114d和114e沿X方向延伸，并且與相應(yīng)的虛網(wǎng)格線116a、116b、116c、116d和116e重疊。虛網(wǎng)格線116d與單元邊界112d—致。虛網(wǎng)格線116a至116e和其他虛網(wǎng)格線118a至118f沿X方向平行布置，并且多條虛網(wǎng)格線116a至116e和118a至118f中的兩條相鄰的線間隔開標(biāo)稱最小間距T (圖2)。根據(jù)預(yù)定半導(dǎo)體制造工藝，標(biāo)稱最小間距T是用于形成互連結(jié)構(gòu)的金屬線的預(yù)定最小布線間距。在一些實施例中，根據(jù)預(yù)定半導(dǎo)體制造工藝的一個或多個特性(包括預(yù)定半導(dǎo)體制造工藝的用于光刻工藝的波長、蝕刻工藝的選擇性、金屬線的材料、誤差的合理公差以及預(yù)期成品率)來確定標(biāo)稱最小間距T。在布局布線軟件工具中，根據(jù)虛網(wǎng)格線116a至116e和118a至118f布置(也稱為“布線”)集成電路布局沿X方向的金屬線。
[0034]在一些實施例中，每條金屬線114a至114e均包括多層結(jié)構(gòu)，該多層結(jié)構(gòu)包括至少一個勢壘層和導(dǎo)電層。在一些實施例中，可以由包括非金屬導(dǎo)電材料的導(dǎo)線來替換一條或多條金屬線。
[0035]圖2是根據(jù)一個或多個實施例的集成電路中的標(biāo)準(zhǔn)單元200的俯視圖。標(biāo)準(zhǔn)單元200包括用于形成一個或多個P型晶體管的N型有源區(qū)212和用于形成一個或多個N型晶體管的P型有源區(qū)214。標(biāo)準(zhǔn)單元200也包括連接一個或多個P型晶體管和一個或多個N型晶體管以執(zhí)行預(yù)定功能的導(dǎo)線222、224和226以及電源線232和234。在圖2所示的實施例中，上單元邊界242限定在沿X方向延伸的部分電源線232的中間，并且下單元邊界244限定在沿X方向延伸的部分電源線234的中間。
[0036]圖2也示出了沿X方向平行布置且沿與X方向垂直的Y方向順序布置的多條虛網(wǎng)格線252a至252j。如結(jié)合圖1所述的，多條虛網(wǎng)格線252a至252j中的兩條相鄰的線間隔開標(biāo)稱最小間距T。
[0037]在圖2中僅示出了一個標(biāo)準(zhǔn)單元200和10條虛網(wǎng)格線252a至252j。對于包括標(biāo)準(zhǔn)單元200的集成電路，在圖2中省略了其他標(biāo)準(zhǔn)單元和虛網(wǎng)格線以避免使本發(fā)明的說明模糊。本領(lǐng)域的普通技術(shù)人員應(yīng)該理解，一個或多個其他標(biāo)準(zhǔn)單元鄰近標(biāo)準(zhǔn)單元200，且一條或多條虛網(wǎng)格線限定在包括標(biāo)準(zhǔn)單元200的集成電路上方。此外，本領(lǐng)域的普通技術(shù)人員應(yīng)該理解,標(biāo)準(zhǔn)單元200可用作圖1所示的集成電路100的標(biāo)準(zhǔn)單元。
[0038]標(biāo)準(zhǔn)單元200具有沿Y方向的單元高度H，單元高度H限定為上單元邊界242和下單元邊界244之間的距離。單元高度H是標(biāo)稱最小間距T的非整數(shù)倍。在圖2所示的實施例中，標(biāo)準(zhǔn)單元200的單元高度H是7.5T。換句話說，單元高度H與標(biāo)稱最小間距T的比率是7.5。在一些實施例中，單元高度H與標(biāo)稱最小間距T的比率介于從6到16的范圍內(nèi)。在一些實施例中，單元高度與標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。在圖2所示的實施例中，下單元邊界244位于一條虛網(wǎng)格線252i上(即，位于網(wǎng)格上)，且上單元邊界242沒有位于虛網(wǎng)格線252a至252j中的任何一條上(即，偏離網(wǎng)格)。在一些實施例中，上單元邊界242位于網(wǎng)格上，并且下單元邊界偏離網(wǎng)格。在一些實施例中，上單元邊界242和下單元邊界244都偏離網(wǎng)格。
[0039]導(dǎo)線222、224和226配置為連接至標(biāo)準(zhǔn)單元200外部的金屬線，且因此將導(dǎo)線222,224和226識別為標(biāo)準(zhǔn)單元200的輸入/輸出端口。在一些實施例中，識別為標(biāo)準(zhǔn)單元200的輸入/輸出端口的所有導(dǎo)線222、224和226均與一條或多條相應(yīng)的虛網(wǎng)格線(對于導(dǎo)線222的252d至252f ;對于導(dǎo)線224的252c至252g ；以及對于導(dǎo)線226的252f)重疊。
[0040]此外，多條金屬線(諸如圖1中的金屬線114a至114e)位于標(biāo)準(zhǔn)單元200上方且沿X方向延伸。在一些實施例中，多條金屬線在與X方向垂直的Y方向上間隔開標(biāo)稱最小間距T的整數(shù)倍。
[0041]與設(shè)計具有為標(biāo)稱最小間距T的整數(shù)倍的單元高度的標(biāo)準(zhǔn)單元相比，在設(shè)計如圖2所示的標(biāo)準(zhǔn)單元200的過程中，電路設(shè)計者具有更大的靈活性。例如，如果單元高度為
7.5T的標(biāo)準(zhǔn)單元已經(jīng)滿足預(yù)定的性能規(guī)格，則電路設(shè)計者就不需要僅為了使標(biāo)準(zhǔn)單元高度為標(biāo)稱最小間距T的整數(shù)倍，而將標(biāo)準(zhǔn)單元的尺寸擴(kuò)大為8T的單元高度。在許多應(yīng)用中，與使用單元高度為標(biāo)稱最小間距T的整數(shù)倍的相對物相比，使用單元高度為標(biāo)稱最小間距T的非整數(shù)倍的標(biāo)準(zhǔn)單元的集成電路進(jìn)一步減小了集成電路的整體管芯尺寸。
[0042]圖3是根據(jù)一個或多個實施例設(shè)計集成電路布局的方法300的流程圖。應(yīng)該理解，在圖3所示的方法300之前、期間和/或之后可以執(zhí)行額外的操作，且在此可以僅簡單描述一些其他工藝。
[0043]為了使用預(yù)定制造工藝制造包括如上文結(jié)合圖2所示的標(biāo)準(zhǔn)單元200所描述的標(biāo)準(zhǔn)單元的集成電路，基于以原理圖格式或電路描述語言格式所存儲的電路設(shè)計(414b)生成集成電路布局(圖4中的414a)。
[0044]在操作310中，如圖3和圖2所示，基于電路設(shè)計，計算機(jī)硬件接收標(biāo)準(zhǔn)單元200的布局。設(shè)計與預(yù)定制造工藝相對應(yīng)的標(biāo)準(zhǔn)單元，且預(yù)定制造工藝具有金屬線的沿Y方向的標(biāo)稱最小間距T。標(biāo)準(zhǔn)單元200的布局具有沿Y方向的單元高度H，且單元高度H是標(biāo)稱最小間距T的非整數(shù)倍。
[0045]在一些實施例中，單元高度H與標(biāo)稱最小間距T的比率介于從6到16的范圍內(nèi)。在一些實施例中，單元高度H與標(biāo)稱最小間距T的比率是7.5。在一些實施例中，單元高度與標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。
[0046]在操作320中，如圖3和圖2所示，限定了沿與方向X垂直的方向Y的順序布置的多條虛網(wǎng)格線(諸如網(wǎng)格線252a至252j)。多條虛網(wǎng)格線的兩條相鄰的線間隔開標(biāo)稱最小間距T。
[0047]在操作330中，如圖3和圖2所示，在至少一個實施例中，為了以標(biāo)準(zhǔn)單元200的所有輸入/輸出信號端口(即，導(dǎo)線222、224和226)與第一組虛網(wǎng)格線252c至252g重疊的方式形成集成電路布局，放置標(biāo)準(zhǔn)電路200的布局。在一些實施例中，上單元邊界242和下單元邊界244中的一個與多條虛網(wǎng)格線252a至252 j中的一條相一致，并且上單元邊界242和下單元邊界244中的另一個與多條虛網(wǎng)格線252a至252j中的任何一條都不一致。
[0048]在操作340中，如圖3和圖1所示，為了以一條或多條金屬線的布局圖案與第二組虛網(wǎng)格線116a至116e重疊的方式形成集成電路布局，放置一條或多條金屬線(諸如金屬線114a至114e)的布局圖案。
[0049]在一些實施例中，標(biāo)準(zhǔn)單元是邏輯門單元。在一些實施例中，邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0050]圖4是根據(jù)一個或多個實施例的集成電路設(shè)計系統(tǒng)400的功能框圖。集成電路設(shè)計系統(tǒng)400包括第一計算機(jī)系統(tǒng)410、第二計算機(jī)系統(tǒng)420、網(wǎng)絡(luò)存儲設(shè)備430以及連接第一計算機(jī)系統(tǒng)410、第二計算機(jī)系統(tǒng)420和網(wǎng)絡(luò)存儲設(shè)備430的網(wǎng)絡(luò)440。在一些實施例中，省略第二計算機(jī)系統(tǒng)420、網(wǎng)絡(luò)存儲設(shè)備430和網(wǎng)絡(luò)440中的一個或多個。
[0051]第一計算機(jī)系統(tǒng)410包括與非暫時性計算機(jī)可讀存儲介質(zhì)414通信連接的硬件處理器412，存儲介質(zhì)414編碼有(即，存儲)生成的集成布局414a、電路設(shè)計414b和計算機(jī)程序代碼414c (即，可執(zhí)行指令集)。處理器412電連接至計算機(jī)可讀存儲介質(zhì)414。處理器412配置為執(zhí)行在計算機(jī)可讀存儲介質(zhì)414中編碼的指令集414c，以使計算機(jī)410可用作用于執(zhí)行如圖3所示的部分或所有操作的布局布線工具。在至少一個實施例中，硬件處理器412配置為執(zhí)行指令集414c，以基于標(biāo)準(zhǔn)單元的布局和對應(yīng)于預(yù)定半導(dǎo)體制造工藝的標(biāo)稱最小間距生成集成電路布局。
[0052]在一些實施例中，處理器412是中央處理單元(CPU)、多處理器、分布式處理系統(tǒng)、專用集成電路(ASIC)和/或合適的處理單元。
[0053]在一些實施例中，計算機(jī)可讀存儲介質(zhì)414是電子、磁、光學(xué)、電磁、紅外線和/或半導(dǎo)體系統(tǒng)(或裝置或設(shè)備)。例如，計算機(jī)可讀存儲介質(zhì)414包括半導(dǎo)體或固態(tài)存儲器、磁帶、可移動計算機(jī)軟盤、隨機(jī)存取存儲器(RAM)、只讀存儲器(ROM)、硬磁盤和/或光盤。在使用光盤的一些實施例中，計算機(jī)可讀存儲介質(zhì)414包括只讀光盤存儲器(CD-ROM)、光盤讀/寫(⑶-R/W)和/或數(shù)字視頻光盤(DVD)。
[0054]在一些實施例中，存儲介質(zhì)414存儲計算機(jī)程序代碼414c，計算機(jī)程序代碼414c配置為使第一計算機(jī)系統(tǒng)410執(zhí)行如圖3所示的方法300。在一些實施例中，存儲介質(zhì)414也存儲執(zhí)行方法300所需要的或在執(zhí)行方法300期間所生成的信息，諸如生成的集成電路布局414a、原始的電路設(shè)計414b和/或包括標(biāo)準(zhǔn)單元200的布局的庫414d。
[0055]在至少一些實施例中，計算機(jī)系統(tǒng)410包括輸入/輸出接口 416和顯示單元417。輸入/輸出接口 416連接至控制器412并且允許電路設(shè)計者操作第一計算機(jī)系統(tǒng)410以執(zhí)行圖3所示的方法。在至少一些實施例中，顯示單元417以實時的方式顯示圖3所示的方法的操作狀態(tài)并且優(yōu)選地提供圖形用戶界面(⑶I)。在至少一些實施例中，輸入/輸出接口416和顯示單元417允許操作者以交互方式操作計算機(jī)系統(tǒng)410。
[0056]在至少一些實施例中，計算機(jī)系統(tǒng)410也包括連接至處理器412的網(wǎng)絡(luò)接口 418。網(wǎng)絡(luò)接口 418允許計算機(jī)系統(tǒng)410與網(wǎng)絡(luò)440通信，一個或多個其他計算機(jī)系統(tǒng)420和網(wǎng)絡(luò)存儲設(shè)備430連接至網(wǎng)絡(luò)440。網(wǎng)絡(luò)接口包括諸如BLUETOOTH、WIF1、WIMAX、GPRS或WCDMA的無線網(wǎng)絡(luò)接口 ；或者諸如ETHERNET、USB或IEEE-1394的有線網(wǎng)絡(luò)接口。在一些實施例中，在兩個或多個計算機(jī)系統(tǒng)410和420和/或網(wǎng)絡(luò)存儲設(shè)備430中執(zhí)行圖3的方法，并且諸如原始電路設(shè)計、標(biāo)準(zhǔn)單元庫和/或生成的集成電路布局的信息通過網(wǎng)絡(luò)440在不同的計算機(jī)系統(tǒng)410和420和/或網(wǎng)絡(luò)存儲設(shè)備430之間交換。
[0057]根據(jù)一個實施例，由具有金屬線的標(biāo)稱最小間距的工藝所制造的集成電路包括多條金屬線和位于多條金屬線下方的多個標(biāo)準(zhǔn)單元。多條金屬線沿第一方向延伸，并且多條金屬線在與第一方向垂直的第二方向上間隔開標(biāo)稱最小間距的整數(shù)倍。多個標(biāo)準(zhǔn)單元的至少一個具有沿第二方向的單元高度，并且單元高度是標(biāo)稱最小間距的非整數(shù)倍。
[0058]根據(jù)另一實施例，集成電路設(shè)計系統(tǒng)包括非暫時性存儲介質(zhì)和硬件處理器。非暫時性存儲介質(zhì)編碼有對應(yīng)于預(yù)定制造工藝的標(biāo)準(zhǔn)單元的布局。預(yù)定制造工藝具有金屬線的沿預(yù)定方向的標(biāo)稱最小間距。標(biāo)準(zhǔn)單元的布局具有沿預(yù)定方向的單元高度，且單元高度是標(biāo)稱最小間距的非整數(shù)倍。硬件處理器與非暫時性存儲介質(zhì)通信連接，且配置為執(zhí)行指令集以基于標(biāo)準(zhǔn)單元的布局和標(biāo)稱最小間距而生成集成電路布局。
[0059]根據(jù)另一實施例，生成集成電路布局的方法包括通過硬件處理器接收標(biāo)準(zhǔn)單元的布局。標(biāo)準(zhǔn)單元對應(yīng)于預(yù)定制造工藝，且預(yù)定制造工藝具有金屬線的沿預(yù)定方向的標(biāo)稱最小間距。標(biāo)準(zhǔn)單元的布局具有沿預(yù)定方向的單元高度，且單元高度是標(biāo)稱最小間距的非整數(shù)倍。放置用于集成電路布局的標(biāo)準(zhǔn)單元的布局，且標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口與第一組多條虛網(wǎng)格線重疊。放置用于集成電路布局的一條或多條金屬線的布局圖案，且一條或多條金屬線的布局圖案與第二組多條虛網(wǎng)格線重疊。多條虛網(wǎng)格線是平行的，且多條虛網(wǎng)格線的兩條相鄰的線間隔開標(biāo)稱最小間距。
[0060]上面概述了一些實施例的特征，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。
【權(quán)利要求】
1.一種由具有金屬線的標(biāo)稱最小間距的工藝制造的集成電路，包括: 多條金屬線，沿第一方向延伸，所述多條金屬線在與所述第一方向垂直的第二方向上間隔開標(biāo)稱最小間距的整數(shù)倍；以及 多個標(biāo)準(zhǔn)單元，位于所述多條金屬線下方，所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元具有沿所述第二方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述單元高度與所述標(biāo)稱最小間距的比率介于6到16的范圍內(nèi)。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述單元高度與所述標(biāo)稱最小間距的比率是 7.5。
4.根據(jù)權(quán)利要求1所述的集成電路，其中，所述單元高度與所述標(biāo)稱最小間距的比率是p/q，并且P和q是整數(shù)。
5.根據(jù)權(quán)利要求1所述的集成電路，其中，所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元是邏輯門單元。
6.根據(jù)權(quán)利要求5所述的集成電路，其中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、0A1、MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。
7.根據(jù)權(quán)利要求1所述的集成電路,其中， 將所述多個標(biāo)準(zhǔn)單元中的至少一個標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口都定位為與第一組多條虛網(wǎng)格線重疊，以及 將所述多條金屬線定位為與第二組多條虛網(wǎng)格線重疊， 所述多條虛網(wǎng)格線是平行的，并且所述多條虛網(wǎng)格線中的兩條相鄰的線間隔開所述標(biāo)稱最小間距。
8.一種集成電路設(shè)計系統(tǒng)，包括: 非暫時性存儲介質(zhì)，所述非暫時性存儲介質(zhì)編碼有對應(yīng)于預(yù)定制造工藝的標(biāo)準(zhǔn)單元的布局，所述預(yù)定制造工藝具有金屬線的沿預(yù)定方向的標(biāo)稱最小間距，所述標(biāo)準(zhǔn)單元的布局具有沿所述預(yù)定方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍；以及 硬件處理器，與所述非暫時性存儲介質(zhì)通信連接，并且配置為執(zhí)行指令集，以用于基于所述標(biāo)準(zhǔn)單元的布局和所述標(biāo)稱最小間距生成集成電路布局。
9.根據(jù)權(quán)利要求8所述的集成電路設(shè)計系統(tǒng)，其中，所述單元高度與所述標(biāo)稱最小間距的比率介于6到16的范圍內(nèi)。
10.一種生成集成電路布局的方法，包括: 通過硬件處理器接收標(biāo)準(zhǔn)單元的布局，所述標(biāo)準(zhǔn)單元對應(yīng)于預(yù)定制造工藝，所述預(yù)定制造工藝具有金屬線的沿預(yù)定方向的最小標(biāo)稱間距，所述標(biāo)準(zhǔn)單元的布局具有沿所述預(yù)定方向的單元高度，并且所述單元高度是所述標(biāo)稱最小間距的非整數(shù)倍； 放置用于所述集成電路布局的所述標(biāo)準(zhǔn)單元的布局，所述標(biāo)準(zhǔn)單元的所有輸入/輸出信號端口都與第一組多條虛網(wǎng)格線重疊；以及 放置用于所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組多條虛網(wǎng)格線重疊， 所述多條虛網(wǎng)格線是平行的，并且所述多條虛網(wǎng)格線中的兩條相鄰的線間隔開所述標(biāo)稱最小間距。
【文檔編號】G06F17/50GK104134657SQ201410181666
【公開日】2014年11月5日 申請日期:2014年4月30日 優(yōu)先權(quán)日:2013年5月2日
【發(fā)明者】謝尚志, 莊惠中, 江庭瑋, 陳俊甫, 曾祥仁 申請人:臺灣積體電路制造股份有限公司