邏輯分析儀的制作方法
【專利摘要】本發(fā)明公開了一種邏輯分析儀，包括數(shù)據(jù)采集模塊，時鐘觸發(fā)模塊，PCIE控制器，PCIE接口，所述數(shù)據(jù)采集模塊分別與所述時鐘觸發(fā)模塊及PCIE控制器連接，所述PCIE接口分別與所述PCIE控制器及主機接口連接；所述數(shù)據(jù)采集模塊根據(jù)所述時鐘觸發(fā)模塊輸出的時鐘的頻率采集輸入的數(shù)據(jù)，所述PCIE控制器將所述數(shù)據(jù)采集模塊采集獲得的數(shù)據(jù)打包，打包后的數(shù)據(jù)通過所述PCIE接口傳輸至主機接口。本發(fā)明的邏輯分析儀利用PCIE的高帶寬，省略邏輯分析儀內(nèi)部數(shù)據(jù)存儲單元，結(jié)構(gòu)簡單且節(jié)省了成本和簡化設(shè)計，提高了邏輯分析儀的性能。
【專利說明】邏輯分析儀

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路領(lǐng)域，更具體地涉及一種邏輯分析儀。

【背景技術(shù)】
[0002] 邏輯分析儀可分為獨立式（或單機型）邏輯分析儀和基于電腦的PC-based卡式 虛擬邏輯分析儀。獨立式邏輯分析儀是將所有的測試軟件、運算管理元件整合在一臺儀器 之中；基于PC的邏輯分析儀則需要搭配電腦一起使用，顯示屏也與主機分開?，F(xiàn)有的基于 PC的邏輯分析儀普遍采用USB2. 0連接主機，它們支持即插即用，使用很方便。這種USB2. 0 邏輯分析儀包含有數(shù)據(jù)采集單元、數(shù)據(jù)存儲單元、數(shù)據(jù)轉(zhuǎn)發(fā)單元等。受到USB2. 0帶寬的限 制，其指標(biāo)最高為16通道，200mhz的采樣率，性能并不出色。
[0003] 由于USB2. 0帶寬限制，邏輯分析儀內(nèi)的數(shù)據(jù)無法實時傳送給計算機，從而需要數(shù) 據(jù)存儲單元存儲數(shù)據(jù)，使得數(shù)據(jù)存儲單元成為所有USB2. 0邏輯分析儀必不可少的一部分。 眾所周知地，數(shù)據(jù)存儲單元的大小決定邏輯分析儀的存儲深度。由于成本限制，USB2.0邏 輯分析儀里面的數(shù)據(jù)存儲單元僅能夠提供每通道2M-4Mbit的存儲深度，對于許多復(fù)雜的 測試場合來說則遠(yuǎn)遠(yuǎn)不夠。而增加存儲深度就要增加數(shù)據(jù)存儲單元，造成成本上升。而且， 由于此種邏輯分析儀采集數(shù)據(jù)，傳輸數(shù)據(jù)到主機不能同時進(jìn)行，觸發(fā)后需要等待本地數(shù)據(jù) 搬移到主機，造成軟件觸發(fā)后的響應(yīng)很慢，嚴(yán)重影響用戶體驗和工作效率。
[0004] 因此，有必要提供一種改進(jìn)的邏輯分析儀來克服上述缺陷。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的是提供一種邏輯分析儀。本發(fā)明的邏輯分析儀利用PCIE的高帶寬， 省略邏輯分析儀內(nèi)部數(shù)據(jù)存儲單元，結(jié)構(gòu)簡單且節(jié)省了成本和簡化設(shè)計，提高了邏輯分析 儀的性能。
[0006] 為實現(xiàn)上述目的，本發(fā)明提供一種邏輯分析儀，包括數(shù)據(jù)采集模塊，時鐘觸發(fā)模 塊，PCIE控制器，PCIE接口，所述數(shù)據(jù)采集模塊分別與所述時鐘觸發(fā)模塊及PCIE控制器連 接，所述PCIE接口分別與所述PCIE控制器及主機接口連接；所述數(shù)據(jù)采集模塊根據(jù)所述時 鐘觸發(fā)模塊輸出的時鐘的頻率采集輸入的數(shù)據(jù)，所述PCIE控制器將所述數(shù)據(jù)采集模塊采 集獲得的數(shù)據(jù)打包，打包后的數(shù)據(jù)通過所述PCIE接口傳輸至主機接口。
[0007] 較佳地，所述PCIE接口與主機接口之間通過總線連接。
[0008] 較佳地，所述總線為PCIE x4電纜。
[0009] 較佳地，所述總線為PCIE xl電纜。
[0010] 與現(xiàn)有技術(shù)相比，本發(fā)明的邏輯分析儀，由于包括PCIE控制器及PCIE接口，從而 可利用PCIE的高帶寬，省略邏輯分析儀內(nèi)部數(shù)據(jù)存儲單元，直接使用主機的內(nèi)存作為主數(shù) 據(jù)存儲單元，相較于現(xiàn)有技術(shù)的邏輯分析儀上的數(shù)據(jù)存儲單元其存儲深度從MB級別擴充 到上GB級別的水平，從而使得邏輯分析儀的存儲深度達(dá)到每通道100MB以上；而且，測試的 實時性大為提高，可以使軟件實時顯示，響應(yīng)迅速，大大提高了用戶的工作效率。 toon] 通過以下的描述并結(jié)合附圖，本發(fā)明將變得更加清晰，這些附圖用于解釋本發(fā)明。

【專利附圖】

【附圖說明】
[0012] 圖1為本發(fā)明邏輯分析儀與主機接口連接的結(jié)構(gòu)框圖。

【具體實施方式】
[0013] 現(xiàn)在參考附圖描述本發(fā)明的實施例，附圖中類似的元件標(biāo)號代表類似的元件。如 上所述，本發(fā)明提供了一種邏輯分析儀，本發(fā)明的邏輯分析儀利用PCIE的高帶寬，省略邏 輯分析儀內(nèi)部數(shù)據(jù)存儲單元，結(jié)構(gòu)簡單且節(jié)省了成本和簡化設(shè)計，提高了邏輯分析儀的性 能。
[0014] 請參考圖1，如圖所示，本發(fā)明的邏輯分析儀包括數(shù)據(jù)采集模塊，時鐘觸發(fā)模塊， PCIE控制器，PCIE接口；所述數(shù)據(jù)采集模塊分別與所述時鐘觸發(fā)模塊及PCIE控制器連接， 所述PCIE接口分別與所述PCIE控制器及主機接口連接，所述數(shù)據(jù)采集模塊根據(jù)所述時鐘 觸發(fā)模塊輸出的時鐘的頻率采集輸入的數(shù)據(jù)dataO,所述時鐘觸發(fā)模塊產(chǎn)生時鐘信息，以為 所述邏輯分析儀與主機通訊提供通訊頻率，所述PCIE控制器將所述數(shù)據(jù)采集模塊采集獲 得的數(shù)據(jù)打包，打包后的數(shù)據(jù)通過所述PCIE接口傳輸至主機接口。
[0015] 且在本發(fā)明的優(yōu)選實施方式中，所述PCIE接口與主機接口之間通過總線連接，其 中，總線可為PCIE x4電纜或PCIE xl電纜。
[0016] 下面結(jié)合參考圖1，描述本發(fā)明邏輯分析儀的工作原理及工作過程。本發(fā)明的邏 輯分析儀通過數(shù)據(jù)采集模塊和時鐘觸發(fā)模塊配合獲得數(shù)據(jù)，接下來送給PCIE控制器，通過 PCIE接口及PCIE電纜傳送給主機接口，主機的處理器把數(shù)據(jù)從主機接口提取出來并存儲 至其內(nèi)存里，同時主機把數(shù)據(jù)送到顯示端口（圖未示）顯示。
[0017] 邏輯分析儀的主要指標(biāo)為采樣率，通道數(shù)目和存儲深度。由于本發(fā)明的邏輯分析 儀沒有本地存儲單元，PCIE的帶寬就決定采樣率與通道數(shù)目，而主機的內(nèi)存大小決定每個 通道的存儲深度。
[0018] 假如本發(fā)明的邏輯分析儀的通道數(shù)目為32通道，采用PCIE x4的電纜連接主機， 而主機的PCIE接口符合PCIE3. 0協(xié)議，就是每個通道的帶寬為8Gbit/s。那么PCIE3. 0x4 的總帶寬為8G x4, PCIE3.0是采用的128/130b編碼方式，數(shù)據(jù)傳輸率就是8x4x128/ (130*8)?32Gbit/s。那么在理論上，32通道的邏輯分析儀器就能提供每個通道32/32 =lGbit/s的采樣率。另外，存儲深度決定于內(nèi)存的大小，通常計算機的內(nèi)存普遍都是 2G到4G，如果用1G內(nèi)存作為數(shù)據(jù)存儲區(qū)間，如果是32通道的話，每通道的存儲深度就為 1024*8/32 = 256Mbit/ch。
[0019] 由于上述的帶寬計算是理論值，實際帶寬受到主機實際情況有折扣，為了保證本 發(fā)明的邏輯分析儀能夠穩(wěn)定工作，在本發(fā)明中，在邏輯分析儀軟件啟動時對與主機接口連 接的邏輯分析儀進(jìn)行速度測試，即讀取邏輯分析儀內(nèi)部PCIE控制器含有的收發(fā)緩存區(qū)，以 獲得當(dāng)前平臺的具體傳輸效率。如果傳輸效率只有理論值得80%，那要么用戶設(shè)置的通道 數(shù)就不能達(dá)到最大，或者用戶設(shè)置的采樣率就不能設(shè)置到最大。這些限制都會在軟件啟動 的界面預(yù)先告知，或者在用戶具體設(shè)置的時候告知。
[0020] 另外，本發(fā)明的邏輯分析儀的供電方式可以選擇外供電或者PCIE線纜供電；且 PCIE接口與主機接口之間連接的總線依照性能選擇PCIE xl或者是PCIE x4線纜，軟件及 性能完全一樣。
[0021] 以上結(jié)合最佳實施例對本發(fā)明進(jìn)行了描述，但本發(fā)明并不局限于以上揭示的實施 例，而應(yīng)當(dāng)涵蓋各種根據(jù)本發(fā)明的本質(zhì)進(jìn)行的修改、等效組合。
【權(quán)利要求】
1. 一種邏輯分析儀，其特征在于，包括數(shù)據(jù)采集模塊，時鐘觸發(fā)模塊，PCIE控制器， PCIE接口；所述數(shù)據(jù)采集模塊分別與所述時鐘觸發(fā)模塊及PCIE控制器連接，所述PCIE接 口分別與所述PCIE控制器及主機接口連接，所述數(shù)據(jù)采集模塊根據(jù)所述時鐘觸發(fā)模塊輸 出的時鐘的頻率采集輸入的數(shù)據(jù)，所述PCIE控制器將所述數(shù)據(jù)采集模塊采集獲得的數(shù)據(jù) 打包，打包后的數(shù)據(jù)通過所述PCIE接口傳輸至主機接口。
2. 如權(quán)利要求1所述的邏輯分析儀，其特征在于，所述PCIE接口與主機接口之間通過 總線連接。
3. 如權(quán)利要求2所述的邏輯分析儀，其特征在于，所述總線為PCIE x4電纜。
4. 如權(quán)利要求2所述的邏輯分析儀，其特征在于，所述總線為PCIE xl電纜。
【文檔編號】G06F13/38GK104102608SQ201410351357
【公開日】2014年10月15日 申請日期:2014年7月23日 優(yōu)先權(quán)日:2014年7月23日
【發(fā)明者】唐劍 申請人:四川和芯微電子股份有限公司