基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)的制作方法
【專(zhuān)利摘要】本發(fā)明為基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)，包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單元2和FPGA處理單元3相結(jié)合構(gòu)成一個(gè)整體；且電平轉(zhuǎn)換單元又包括有輸入輸出接口J1，3.3V/2.5V電壓轉(zhuǎn)換模塊U1，RS232/CMOS電平互轉(zhuǎn)的轉(zhuǎn)換模塊U2；單片機(jī)處理單元又包括單片機(jī)處理模塊U3；FPGA處理單元又包括FPGA處理模塊U4，輸出接口J2。采用簡(jiǎn)潔明了的分布式布局方式將各個(gè)單元在印制板上進(jìn)行有序排列，采用集中的接口將關(guān)鍵引腳進(jìn)行合理的引出，實(shí)現(xiàn)外部計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。
【專(zhuān)利說(shuō)明】基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種信息處理平臺(tái)，特別是一種基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理 平臺(tái)。

【背景技術(shù)】
[0002] 隨著通信技術(shù)近年來(lái)的飛速發(fā)展，通信設(shè)備正朝著性能更加優(yōu)越，功能更加多樣 化，體積更加小型化的方向不斷發(fā)展進(jìn)步。同時(shí)，通信設(shè)備的測(cè)試需求也與日俱增，設(shè)備種 類(lèi)繁多，信號(hào)種類(lèi)復(fù)雜，功能與性能指標(biāo)體系復(fù)雜，導(dǎo)致對(duì)通信設(shè)備模件的測(cè)試也越來(lái)越復(fù) 雜，手動(dòng)測(cè)試難度大、效率低。自動(dòng)測(cè)試在一地程度上克服了手動(dòng)測(cè)試的繁瑣和效率低等問(wèn) 題，并且能夠利用計(jì)算機(jī)的強(qiáng)大處理能力對(duì)測(cè)量數(shù)據(jù)進(jìn)行必要的處理。自動(dòng)化測(cè)試是建立 在信息處理平臺(tái)的基礎(chǔ)上的，所以信息處理平臺(tái)的設(shè)計(jì)在自動(dòng)化測(cè)試中的地位是不容忽視 的。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的是為了克服上述已有技術(shù)的不足，以便適應(yīng)通信設(shè)備的技術(shù)發(fā)展和 測(cè)試需求，而提供的一種基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)。
[0004] 為了達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是： 一種基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)，包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單 元2和FPGA處理單元3,相結(jié)合構(gòu)成一個(gè)整體，其中： 所述電平轉(zhuǎn)換單元1，又包括輸入輸出接口 11，3. 3V/2. 5V電平轉(zhuǎn)換模塊12和RS232/ CMOS電平互轉(zhuǎn)模塊13 ;其中3. 3V/2. 5V電平轉(zhuǎn)換模塊12為FPGA處理模塊31提供2. 5V工 作電壓；RS232/CM0S電平互轉(zhuǎn)模塊13為單片機(jī)處理模塊U3和外部計(jì)算機(jī)之間的數(shù)據(jù)通信 提供基礎(chǔ)。
[0005] 所述單片機(jī)處理單元2,又包括單片機(jī)處理模塊U3和外部排阻。單片機(jī)處理模塊 U3 -方面對(duì)外設(shè)發(fā)送的指令進(jìn)行處理，并根據(jù)處理后的數(shù)據(jù)對(duì)FPGA處理模塊U4進(jìn)行相應(yīng) 的配置；另一方面可以接收底層硬件發(fā)送的數(shù)據(jù)并做相應(yīng)的處理后反饋給外設(shè)。
[0006] 所述FPGA處理單元3,又包括FPGA處理模塊31和輸出接口 32。其中FPGA處理 模塊31根據(jù)單片機(jī)寫(xiě)入或傳輸?shù)臄?shù)據(jù)來(lái)對(duì)相關(guān)引腳進(jìn)行電平的配置，輸出特定的時(shí)鐘和 ?目號(hào)等等。
[0007] 本發(fā)明的基本設(shè)計(jì)思想包括四個(gè)方面：電平轉(zhuǎn)換電路設(shè)計(jì)、單片機(jī)處理電路設(shè)計(jì)、 FPGA處理電路設(shè)計(jì)和結(jié)構(gòu)工藝優(yōu)化設(shè)計(jì)。
[0008] 1、電平轉(zhuǎn)換電路設(shè)計(jì)：對(duì)于電平轉(zhuǎn)換電路的設(shè)計(jì)，電平轉(zhuǎn)換模塊U1選用 ADP3333ARM-2. 5,3. 3V/2. 5V轉(zhuǎn)換芯片，將輸入的直流3. 3V電壓轉(zhuǎn)成直流2. 5V，為單片機(jī)處 理模塊U3和FPGA處理模塊U4供電，該芯片工作穩(wěn)定，能夠提供穩(wěn)定的轉(zhuǎn)換電壓；電平轉(zhuǎn)換 模塊U2選用MAX238EWG，RS232/CM0S電平互轉(zhuǎn)芯片進(jìn)行外部計(jì)算機(jī)與單片機(jī)處理模塊U3 之間的串口電平的轉(zhuǎn)換，轉(zhuǎn)換效率高，不容易出錯(cuò)；。
[0009] 2、單片機(jī)處理電路設(shè)計(jì)：?jiǎn)纹瑱C(jī)處理模塊U3主要處理來(lái)自外部計(jì)算機(jī)和FPGA處 理模塊U4傳輸過(guò)來(lái)的數(shù)據(jù)并處理，處理完成后對(duì)外部計(jì)算機(jī)做出相應(yīng)的應(yīng)答，將關(guān)鍵數(shù)據(jù) 或指令發(fā)送到FPGA處理模塊U4上完成相應(yīng)的功能。由于單片機(jī)處理模塊U3需要處理的 數(shù)據(jù)較為復(fù)雜，所以選用ATmegal28A芯片，它是一款高性能、低功耗的AVR8位微處理器，通 過(guò)將8位RSIC CPU與系統(tǒng)內(nèi)可編程的Flash集成在一個(gè)芯片內(nèi)，具備信息處理平臺(tái)所需要 的靈活的數(shù)據(jù)處理能力，可在線調(diào)試，同時(shí)成本較低，能夠?qū)⒔邮盏降臄?shù)據(jù)進(jìn)行正確的高效 地處理。
[0010] 3、FPGA處理電路設(shè)計(jì)：FPGA處理電路主要是根據(jù)單片機(jī)處理模塊U3傳輸?shù)闹噶?來(lái)輸出對(duì)應(yīng)的電平、時(shí)鐘或者串口收發(fā)等。作為通用信息處理平臺(tái)，F(xiàn)PGA處理模塊U4需要 輸出的信號(hào)相對(duì)來(lái)說(shuō)比較多，但又需要降低功耗，所以選用的是ACTEL公司的APA075芯片。 APA075芯片是一款高性能、低功耗的FPGA芯片，擁有可重復(fù)編程的Frash，并且能夠?qū)幊?進(jìn)行加密；具有獨(dú)特的始時(shí)鐘調(diào)節(jié)電路。FPGA處理模塊U4設(shè)計(jì)有數(shù)據(jù)燒寫(xiě)口，方便FPGA處 理程序的燒寫(xiě)和更改。FPGA處理模塊U4的I/O管腳均接有1K電阻，防止電流過(guò)大損壞芯 片，電源管腳均接有電容進(jìn)行濾波。這塊FPGA芯片能夠滿(mǎn)足信息處理平臺(tái)的I/O設(shè)置、串 口通信、時(shí)鐘調(diào)節(jié)等需要，而且芯片價(jià)格相對(duì)便宜。
[0011] 4、結(jié)構(gòu)工藝優(yōu)化設(shè)計(jì)：在整體設(shè)計(jì)上，結(jié)合實(shí)踐經(jīng)驗(yàn)和工藝方法，在印制板的布局 上將電平轉(zhuǎn)換單元1、單片機(jī)處理單元2、FPGA處理單元3三個(gè)單元進(jìn)行有序的排列，利用 輸入輸出接口將電路關(guān)鍵引腳進(jìn)行合理的引出，提供CPU和FPGA處理程序燒寫(xiě)接口，方便 CPU處理程序的燒寫(xiě)和在線調(diào)試。對(duì)于出現(xiàn)問(wèn)題的印制板能夠通過(guò)輸入輸出接口進(jìn)行有效 的問(wèn)題排查，而且，印制板采用雙層板結(jié)構(gòu)，布局簡(jiǎn)潔明了，使用戶(hù)能夠很容易的理解信息 處理平臺(tái)的硬件結(jié)構(gòu)，使用和調(diào)試起來(lái)得心應(yīng)手。
[0012] 本發(fā)明的工作過(guò)程是：電源由外部輸入直流電壓+3. 3V經(jīng)過(guò)電平轉(zhuǎn)換電路輸出 3. 3V和2. 5V為單片機(jī)處理模塊U3和FPGA處理模塊U4供電。一方面，單片機(jī)處理模塊U3 接收外部計(jì)算機(jī)終端應(yīng)用軟件通過(guò)串口發(fā)送的指令，對(duì)指令數(shù)據(jù)進(jìn)行相應(yīng)的處理并對(duì)計(jì)算 機(jī)做出應(yīng)答，然后將處理的數(shù)據(jù)通過(guò)總線或者串口寫(xiě)入FPGA處理模塊U4, FPGA處理模塊U4 根據(jù)寫(xiě)入的數(shù)據(jù)進(jìn)行對(duì)應(yīng)的管腳配置，時(shí)鐘輸出或者特殊的信號(hào)輸出；另一方面，單片機(jī)處 理模塊U3對(duì)FPGA處理模塊U4相應(yīng)地址的數(shù)據(jù)進(jìn)行讀取，通過(guò)串口獲取底層硬件上傳的串 口數(shù)據(jù)，并做出相應(yīng)的處理后，將外部計(jì)算機(jī)需要的數(shù)據(jù)通過(guò)串口上傳到終端應(yīng)用軟件。完 成終端應(yīng)用軟件與底層硬件之間的數(shù)據(jù)處理與信息交互。
[0013] 總之，本發(fā)明采用簡(jiǎn)潔明了的分布式布局方式將各個(gè)模塊在印制板上進(jìn)行有序排 列，采用集中的接口將關(guān)鍵引腳進(jìn)行合理的引出，采用合適的芯片進(jìn)行數(shù)據(jù)的傳輸和處理， 實(shí)現(xiàn)外部計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。通過(guò)以上措施，實(shí)現(xiàn)了一種基于自動(dòng)化 測(cè)試的信息處理平臺(tái)，具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0014] 圖1本發(fā)明整體電原理圖； 圖2本發(fā)明印制板結(jié)構(gòu)布局圖。
[0015] 圖中符號(hào)說(shuō)明： 1是電平轉(zhuǎn)換單元； 2是單片機(jī)處理單元； 3是FPGA處理單元； 11是輸入輸出接口 J1 ; 12是3. 3V/2. 5V電平轉(zhuǎn)換模塊U1 ; 13是RS232/CM0S電平互轉(zhuǎn)模塊U2 ; 31是FPGA處理模塊U4 ; 32是輸出接口 J2。

【具體實(shí)施方式】
[0016] 請(qǐng)參閱圖1和圖2所示，為本發(fā)明的具體實(shí)施例。
[0017] 結(jié)合圖1和圖2可見(jiàn)：本發(fā)明包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單元2和FPGA處 理單元3相結(jié)合構(gòu)成一個(gè)整體，其中： 所述電平轉(zhuǎn)換單元1，又包括有輸入輸出接口 11，3. 3V/2. 5V電壓轉(zhuǎn)換模塊12, RS232/ CMOS電平互轉(zhuǎn)的轉(zhuǎn)換模塊13 ;且輸入輸出接口 J1的第1腳將外接3. 3電源分3路輸出：第 1路直接與電平轉(zhuǎn)換模塊U1的第1腳VIN相連接，第2路與單片機(jī)處理模塊U3的第64腳 AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸入輸出接口 J1的第7 腳和第8腳經(jīng)排阻分別依次與電平轉(zhuǎn)換模塊U2的第2腳和第7腳對(duì)應(yīng)相連接。
[0018] 所述的單片機(jī)處理單元2,又包括單片機(jī)處理模塊U3和外圍排阻電路，單片機(jī)處 理模塊U3的第2腳PEI和第3腳ΡΕ0依次分別與電平轉(zhuǎn)換電路U2的第5腳和第6腳對(duì)應(yīng) 相連接，單片機(jī)處理模塊U3的第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的 第35腳和第36腳對(duì)應(yīng)相連接。
[0019] 所述的FPGA處理單元3,又包括FPGA處理模塊31和輸出接口 32, FPGA處理模塊 U4的第2腳至9腳依次分別與U3的第44腳至51腳對(duì)應(yīng)相連接，F(xiàn)PGA處理電路U4的10 輸出腳第60腳至第48腳依次分別與J2的第5腳至第17腳對(duì)應(yīng)相連接。
[0020] 值得說(shuō)明的是，本發(fā)明的主要器件型號(hào)依次為：?jiǎn)纹瑱C(jī)處理模塊U3使用 ATmegal28A芯片；FPGA處理模塊使用APA075芯片；電平轉(zhuǎn)換模塊U1使用ADP3333ARM-2. 5 芯片；電平轉(zhuǎn)換模塊U2使用MAX238EWG芯片；其余為工業(yè)級(jí)器件和精加工的自制結(jié)構(gòu)件。
[0021] 以上實(shí)施例，僅為本發(fā)明較佳實(shí)施例，用以說(shuō)明本發(fā)明的技術(shù)特征和可實(shí)施性；同 時(shí)以上的描述，對(duì)于熟知本【技術(shù)領(lǐng)域】的專(zhuān)業(yè)人士應(yīng)可明了并加以實(shí)施，因此，其它在未脫離 本發(fā)明所揭示的前提下所完成的等效的改變或修飾，均應(yīng)包含在本發(fā)明的權(quán)利要求范圍之 內(nèi)。
【權(quán)利要求】
1. 一種基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)，包括有電平轉(zhuǎn)換單元（1)，單片機(jī) 處理單元（2)，F(xiàn)PGA處理單元（3)相結(jié)合構(gòu)成一個(gè)整體，其特征是：所述的單片機(jī)處理單元 (2)，又包括單片機(jī)處理模塊U3和外圍排阻電路，單片機(jī)處理模塊U3的第2腳PEI和第3 腳PEO依次分別與電平轉(zhuǎn)換電路U2的第5腳和第6腳對(duì)應(yīng)相連接，單片機(jī)處理模塊U3的 第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的第35腳和第36腳對(duì)應(yīng)相連接； 單片機(jī)處理模塊U3的第44腳至51腳依次分別與FPGA處理模塊U4的第2腳至9腳對(duì)應(yīng) 相連接；用以處理來(lái)自外部計(jì)算機(jī)和FPGA處理模塊U4傳輸過(guò)來(lái)的數(shù)據(jù)并處理，處理完成后 對(duì)外部計(jì)算機(jī)做出相應(yīng)的應(yīng)答，將關(guān)鍵數(shù)據(jù)或指令發(fā)送到FPGA處理模塊U4上完成相應(yīng)的 功能。
2. 如權(quán)利要求1所述的基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)，其特征是：所述的 FPGA處理單元（3)，又包括FPGA處理模塊U4 (31)和輸出接口 J2 (32)，F(xiàn)PGA處理模塊U4 的10輸出腳第60腳至48腳依次分別與J2的第5腳至17腳對(duì)應(yīng)相連接；用以處理單片機(jī) 處理模塊U3傳輸?shù)闹噶畈⑤敵鰧?duì)應(yīng)的電平、時(shí)鐘或者串口收發(fā)等。
3. 如權(quán)利要求1所述的基于自動(dòng)化測(cè)試系統(tǒng)的通用信息處理平臺(tái)，其特征是： 所述電平轉(zhuǎn)換單元（1)，又包括有輸入輸出接口 J1 (11)，3. 3V/2. 5V電壓轉(zhuǎn)換模塊U1 (12)，RS232/CM0S電平互轉(zhuǎn)的轉(zhuǎn)換模塊U2 (13);且輸入輸出接口 J1的第1腳將外接3. 3 電源分三路輸出：第一路直接與電平轉(zhuǎn)換模塊U1的第1腳VIN相連接，第二路與單片機(jī)處 理模塊U3的第64腳AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸 入輸出接口 J1的第7腳和第8腳經(jīng)排阻分別依次與電平轉(zhuǎn)換模塊U2的第2腳和第7腳對(duì) 應(yīng)相連接；用以為單片機(jī)處理模塊U3和FPGA處理模塊U4提供工作電壓，為單片機(jī)處模塊 U3與外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。
【文檔編號(hào)】G06F17/30GK104142988SQ201410361047
【公開(kāi)日】2014年11月12日 申請(qǐng)日期:2014年7月28日 優(yōu)先權(quán)日:2014年7月28日
【發(fā)明者】馬紅春, 黃祥, 白瑞峰, 凡亞偉, 曾袁軍, 吳浩, 李超, 童杰, 李洋, 馬瓊芳, 王漢軍, 鄒功勛, 劉小燕, 禹志華, 夏宇, 徐維, 王博瑋 申請(qǐng)人:武漢中元通信股份有限公司