基于ch378的高速串行數(shù)據(jù)u盤記錄設(shè)備的制作方法
【專利摘要】本發(fā)明涉及U盤記錄設(shè)備,具體是一種基于CH378的高速串行數(shù)據(jù)U盤記錄設(shè)備。本發(fā)明解決了傳統(tǒng)U盤記錄設(shè)備數(shù)據(jù)讀寫速度慢、數(shù)據(jù)讀寫可靠性低的問題。基于CH378的高速串行數(shù)據(jù)U盤記錄設(shè)備,包括數(shù)據(jù)緩沖部分、數(shù)據(jù)讀寫部分、電源部分;所述數(shù)據(jù)緩沖部分包括串行數(shù)據(jù)接口、數(shù)據(jù)處理器FPGA、緩沖存儲芯片、備份數(shù)據(jù)讀數(shù)接口、LED狀態(tài)指示燈;所述數(shù)據(jù)讀寫部分包括單片機(jī)、U盤接口芯片、外接U盤;所述電源部分包括掉電檢測電路、復(fù)位電路、穩(wěn)壓電源模塊。本發(fā)明適用于各種數(shù)據(jù)存儲領(lǐng)域。
【專利說明】基于(^378的高速串行數(shù)據(jù)0盤記錄設(shè)備
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及V盤記錄設(shè)備,具體是一種基于(^378的高速串行數(shù)據(jù)V盤記錄設(shè)備。
【背景技術(shù)】
[0002]目前,I盤作為一種便攜式存儲設(shè)備已經(jīng)在各個領(lǐng)域得到了廣泛應(yīng)用。在實(shí)際應(yīng)用中,V盤需要與V盤記錄設(shè)備進(jìn)行連接,并通過V盤記錄設(shè)備對V盤進(jìn)行數(shù)據(jù)讀寫。然而實(shí)踐表明,傳統(tǒng)的I盤記錄設(shè)備由于自身結(jié)構(gòu)和原理所限,普遍存在如下問題:其一,傳統(tǒng)I盤記錄設(shè)備的內(nèi)部數(shù)據(jù)處理速度較低,由此導(dǎo)致其對[盤進(jìn)行數(shù)據(jù)讀寫的速度較慢。其二,傳統(tǒng)V盤記錄設(shè)備的內(nèi)部存儲空間較小,導(dǎo)致其無法為高速數(shù)據(jù)的讀寫提供足夠大的緩沖區(qū),由此導(dǎo)致其對I盤進(jìn)行數(shù)據(jù)讀寫的可靠性較低。基于此,有必要發(fā)明一種全新的I盤記錄設(shè)備,以解決傳統(tǒng)V盤記錄設(shè)備數(shù)據(jù)讀寫速度慢、數(shù)據(jù)讀寫可靠性低的問題。
【發(fā)明內(nèi)容】
[0003]本發(fā)明為了解決傳統(tǒng)I盤記錄設(shè)備數(shù)據(jù)讀寫速度慢、數(shù)據(jù)讀寫可靠性低的問題,提供了一種基于¢^378的高速串行數(shù)據(jù)V盤記錄設(shè)備。
[0004]本發(fā)明是采用如下技術(shù)方案實(shí)現(xiàn)的:^^(^378的高速串行數(shù)據(jù)I盤記錄設(shè)備,包括數(shù)據(jù)緩沖部分、數(shù)據(jù)讀寫部分、電源部分;所述數(shù)據(jù)緩沖部分包括串行數(shù)據(jù)接口、數(shù)據(jù)處理器??以、緩沖存儲芯片、備份數(shù)據(jù)讀數(shù)接口、120狀態(tài)指示燈;所述數(shù)據(jù)讀寫部分包括單片機(jī)』盤接口芯片、外接V盤;所述電源部分包括掉電檢測電路、復(fù)位電路、穩(wěn)壓電源模塊;其中,數(shù)據(jù)處理器??以的輸入端與串行數(shù)據(jù)接口的輸出端連接;緩沖存儲芯片與數(shù)據(jù)處理器(仏雙向連接;備份數(shù)據(jù)讀數(shù)接口的輸入端與數(shù)據(jù)處理器??以的輸出端連接山£0狀態(tài)指示燈的輸入端與數(shù)據(jù)處理器的輸出端連接;單片機(jī)與數(shù)據(jù)處理器??以雙向連接山盤接口芯片與單片機(jī)雙向連接;外接I盤與I盤接口芯片雙向連接;掉電檢測電路的輸出端與數(shù)據(jù)處理器的輸入端連接;復(fù)位電路與數(shù)據(jù)處理器以雙向連接;穩(wěn)壓電源模塊的輸出端與掉電檢測電路的輸入端連接。
[0005]工作時(shí),穩(wěn)壓電源模塊為數(shù)據(jù)緩沖部分和數(shù)據(jù)讀寫部分提供正常的工作電壓,復(fù)位電路對數(shù)據(jù)緩沖部分和數(shù)據(jù)讀寫部分進(jìn)行初始化。具體工作過程如下:一、對外接[盤進(jìn)行數(shù)據(jù)寫入:首先,串行數(shù)據(jù)接口接收兩路波特率均為460800^)8的422總線數(shù)據(jù),并將接收到的數(shù)據(jù)傳輸至數(shù)據(jù)處理器??以。然后,數(shù)據(jù)處理器對接收到的數(shù)據(jù)進(jìn)行編幀,并將編幀后的數(shù)據(jù)寫入緩沖存儲芯片。在寫入過程中,若數(shù)據(jù)處理器接收到來自單片機(jī)的讀數(shù)請求信號,則暫停寫入過程,并從緩沖存儲芯片中讀取已寫入的數(shù)據(jù),然后將讀取的數(shù)據(jù)發(fā)送至單片機(jī)。而后,單片機(jī)將接收到的數(shù)據(jù)發(fā)送至I盤接口芯片。最后,[盤接口芯片將接收到的數(shù)據(jù)寫入外接I盤,并檢測外接I盤是否寫滿。若檢測到外接I盤已寫滿,則I盤接口芯片向單片機(jī)發(fā)送反饋信息,單片機(jī)將接收到的反饋信息發(fā)送至數(shù)據(jù)處理器??以,數(shù)據(jù)處理器根據(jù)接收到的反饋信息控制[即狀態(tài)指示燈進(jìn)行點(diǎn)亮,[£0狀態(tài)指示燈由此作出外接I盤已寫滿的指示。二、對外接I盤進(jìn)行數(shù)據(jù)讀取:首先,I盤接口芯片從外接I盤中讀取數(shù)據(jù),并將讀取的數(shù)據(jù)發(fā)送至單片機(jī)。然后,單片機(jī)將接收到的數(shù)據(jù)發(fā)送至數(shù)據(jù)處理器??以。而后,數(shù)據(jù)處理器??以對接收到的數(shù)據(jù)進(jìn)行解幀,并將解幀后的數(shù)據(jù)發(fā)送至備份數(shù)據(jù)讀數(shù)接口。在此過程中,當(dāng)穩(wěn)壓電源模塊發(fā)生欠壓或掉電時(shí),掉電檢測電路向數(shù)據(jù)處理器??以發(fā)送掉電信號,數(shù)據(jù)處理器??以根據(jù)接收到的掉電信號停止工作,并轉(zhuǎn)入斷電保護(hù)程序,由此防止數(shù)據(jù)丟失。
[0006]基于上述過程,與傳統(tǒng)的V盤記錄設(shè)備相比,本發(fā)明所述的基于⑶378的高速串行數(shù)據(jù)I盤記錄設(shè)備基于全新的結(jié)構(gòu)和原理,具備了如下優(yōu)點(diǎn):其一,本發(fā)明所述的基于011378的高速串行數(shù)據(jù)V盤記錄設(shè)備通過增設(shè)數(shù)據(jù)處理器??以,有效提高了內(nèi)部數(shù)據(jù)處理速度,由此有效提高了其對I盤進(jìn)行數(shù)據(jù)讀寫的速度。其二,本發(fā)明所述的基于(^378的高速串行數(shù)據(jù)[盤記錄設(shè)備通過增設(shè)緩沖存儲芯片,有效增大了內(nèi)部存儲空間,由此為高速數(shù)據(jù)的讀寫提供了足夠大的緩沖區(qū),從而有效提高了其對[盤進(jìn)行數(shù)據(jù)讀寫的可靠性。綜上所述,本發(fā)明所述的基于¢^378的高速串行數(shù)據(jù)V盤記錄設(shè)備基于全新的結(jié)構(gòu)和原理,有效解決了傳統(tǒng)V盤記錄設(shè)備數(shù)據(jù)讀寫速度慢、數(shù)據(jù)讀寫可靠性低的問題。
[0007]本發(fā)明有效解決了傳統(tǒng)[盤記錄設(shè)備數(shù)據(jù)讀寫速度慢、數(shù)據(jù)讀寫可靠性低的問題,適用于各種數(shù)據(jù)存儲領(lǐng)域。
【專利附圖】
【附圖說明】
[0008]圖1是本發(fā)明的結(jié)構(gòu)示意圖。
[0009]圖2是本發(fā)明的數(shù)據(jù)讀寫部分的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0010]基于⑶378的高速串行數(shù)據(jù)V盤記錄設(shè)備,包括數(shù)據(jù)緩沖部分、數(shù)據(jù)讀寫部分、電源部分;
所述數(shù)據(jù)緩沖部分包括串行數(shù)據(jù)接口、數(shù)據(jù)處理器??以、緩沖存儲芯片、備份數(shù)據(jù)讀數(shù)接口、120狀態(tài)指示燈;
所述數(shù)據(jù)讀寫部分包括單片機(jī)、I盤接口芯片、外接I盤;
所述電源部分包括掉電檢測電路、復(fù)位電路、穩(wěn)壓電源模塊;
其中,數(shù)據(jù)處理器(仏的輸入端與串行數(shù)據(jù)接口的輸出端連接;緩沖存儲芯片與數(shù)據(jù)處理器??以雙向連接;備份數(shù)據(jù)讀數(shù)接口的輸入端與數(shù)據(jù)處理器的輸出端連接山即狀態(tài)指示燈的輸入端與數(shù)據(jù)處理器的輸出端連接;單片機(jī)與數(shù)據(jù)處理器??以雙向連接山盤接口芯片與單片機(jī)雙向連接;外接I盤與I盤接口芯片雙向連接;掉電檢測電路的輸出端與數(shù)據(jù)處理器的輸入端連接;復(fù)位電路與數(shù)據(jù)處理器??以雙向連接;穩(wěn)壓電源模塊的輸出端與掉電檢測電路的輸入端連接。
[0011]具體實(shí)施時(shí),數(shù)據(jù)處理器??以采用乂1111^公司的^(:335002型??以。緩沖存儲芯片采用容量為8(}的緩沖存儲芯片。單片機(jī)采用紅11161公司的八11116職128型單片機(jī)。V盤接口芯片采用南京沁恒有限公司的(^378型V盤接口芯片。掉電檢測電路采用1/1X709型掉電檢測芯片。I盤接口芯片與單片機(jī)以8位并口方式雙向連接,如圖2所示。
【權(quán)利要求】
1.一種基于CH378的高速串行數(shù)據(jù)U盤記錄設(shè)備,其特征在于:包括數(shù)據(jù)緩沖部分、數(shù)據(jù)讀寫部分、電源部分; 所述數(shù)據(jù)緩沖部分包括串行數(shù)據(jù)接口、數(shù)據(jù)處理器FPGA、緩沖存儲芯片、備份數(shù)據(jù)讀數(shù)接口、LED狀態(tài)指示燈; 所述數(shù)據(jù)讀寫部分包括單片機(jī)、U盤接口芯片、外接U盤; 所述電源部分包括掉電檢測電路、復(fù)位電路、穩(wěn)壓電源模塊; 其中,數(shù)據(jù)處理器FPGA的輸入端與串行數(shù)據(jù)接口的輸出端連接;緩沖存儲芯片與數(shù)據(jù)處理器FPGA雙向連接;備份數(shù)據(jù)讀數(shù)接口的輸入端與數(shù)據(jù)處理器FPGA的輸出端連接;LED狀態(tài)指示燈的輸入端與數(shù)據(jù)處理器FPGA的輸出端連接;單片機(jī)與數(shù)據(jù)處理器FPGA雙向連接山盤接口芯片與單片機(jī)雙向連接;外接U盤與U盤接口芯片雙向連接;掉電檢測電路的輸出端與數(shù)據(jù)處理器FPGA的輸入端連接;復(fù)位電路與數(shù)據(jù)處理器FPGA雙向連接;穩(wěn)壓電源模塊的輸出端與掉電檢測電路的輸入端連接。
【文檔編號】G06F13/38GK104461392SQ201410739002
【公開日】2015年3月25日 申請日期:2014年12月8日 優(yōu)先權(quán)日:2014年12月8日
【發(fā)明者】馬游春, 李錦明, 張文棟, 熊繼軍, 劉俊, 劉文怡, 韓帥, 冉自博, 丁寧, 李鵬 申請人:中北大學(xué)