一種大數(shù)據(jù)量批處理接口系統(tǒng)的制作方法
【專利摘要】本實用新型提供了一種大數(shù)據(jù)量批處理接口系統(tǒng)，包括：高速數(shù)據(jù)總線，用于連接外部設(shè)備及服務(wù)器內(nèi)部的存儲介質(zhì)讀寫電路，用于所述存儲介質(zhì)與外部設(shè)備的數(shù)據(jù)傳輸；多路易失性數(shù)據(jù)緩存器，連接所述高速數(shù)據(jù)總線以便暫存通過所述高速數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)；重置電平發(fā)生器，連接各路所述易失性數(shù)據(jù)緩存器的清零端口；重置控制器，連接各路所述易失性數(shù)據(jù)緩存器的讀寫狀態(tài)指示端口，并且連接所述重置電平發(fā)生器的使能端口；計時時鐘電路，連接所述重置控制器的計時信號輸入端口。在服務(wù)器運行批處理的情況下，本實用新型可在數(shù)據(jù)讀、寫過程中進行暫時緩沖，提高了大數(shù)據(jù)量條件下接口的容量和適應(yīng)性。
【專利說明】一種大數(shù)據(jù)量批處理接口系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及用于構(gòu)建互聯(lián)網(wǎng)的服務(wù)器設(shè)備，更具體地，涉及一種大數(shù)據(jù)量批處理接口系統(tǒng)。
【背景技術(shù)】
[0002]在互聯(lián)網(wǎng)中，服務(wù)器負責(zé)管理各種資源和運行大量的應(yīng)用程序，從而提供各種網(wǎng)絡(luò)服務(wù)。相應(yīng)地，服務(wù)器對與網(wǎng)絡(luò)服務(wù)相關(guān)的海量數(shù)據(jù)要進行存儲、讀取、遷移等操作，而且這些操作通常是不間斷持續(xù)的，導(dǎo)致服務(wù)器的數(shù)據(jù)吞吐量非常之大。
[0003]批處理是對某一類數(shù)據(jù)對象或數(shù)據(jù)文件進行批量的處理，由于批處理是以基本相同的計算方法對大量的數(shù)據(jù)進行處理，可以提升運算效率，減少指令輸入，節(jié)約管理維護時間。服務(wù)器內(nèi)的數(shù)據(jù)文件通常是按類別存儲于不同的目錄下并且按類別進行管理維護的，例如配置文件、程序文件、用戶資料文件、基礎(chǔ)文件等，因此，批處理適合應(yīng)用于服務(wù)器上的數(shù)據(jù)文件。
[0004]然而，如果服務(wù)器上執(zhí)行的批處理涉及到對服務(wù)器外部數(shù)據(jù)的讀出和寫入時，其產(chǎn)生的瞬間數(shù)據(jù)流量是相當大的，而服務(wù)器用于實現(xiàn)外部數(shù)據(jù)讀寫的數(shù)據(jù)接口所能承受的讀、寫速率有限，往往不能滿足上述批處理過程中對外部數(shù)據(jù)的傳輸需要。為此，現(xiàn)有的服務(wù)器往往需要把外部的數(shù)據(jù)先調(diào)入服務(wù)器內(nèi)部，然后再執(zhí)行批處理，這樣顯然降低了批處理的效率，延長了處理時間。
實用新型內(nèi)容
[0005]為了克服現(xiàn)有技術(shù)中的上述缺陷，本實用新型提供了一種大數(shù)據(jù)量批處理接口系統(tǒng)，其應(yīng)用為服務(wù)器的數(shù)據(jù)傳輸接口時，可以適應(yīng)由批處理產(chǎn)生的瞬時大數(shù)據(jù)量的數(shù)據(jù)讀寫傳輸，并保持較高的傳輸速率，保證了批處理操作的實時性、可靠性、高效性。
[0006]本實用新型所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，包括:
[0007]高速數(shù)據(jù)總線，用于連接外部設(shè)備及服務(wù)器內(nèi)部的存儲介質(zhì)讀寫電路，用于所述存儲介質(zhì)與外部設(shè)備的數(shù)據(jù)傳輸；
[0008]多路易失性數(shù)據(jù)緩存器，連接所述高速數(shù)據(jù)總線以便暫存通過所述高速數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)；
[0009]重置電平發(fā)生器，連接各路所述易失性數(shù)據(jù)緩存器的清零端口 ；
[0010]重置控制器，連接各路所述易失性數(shù)據(jù)緩存器的讀寫狀態(tài)指示端口，并且連接所述重置電平發(fā)生器的使能端口 ；
[0011 ] 計時時鐘電路，連接所述重置控制器的計時信號輸入端口。
[0012]優(yōu)選的是，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括:緩存器分配電路，連接各路所述易失性數(shù)據(jù)緩存器的溢出指示端子。
[0013]優(yōu)選的是，所述重置電平發(fā)生器、重置控制器及計時時鐘電路為FPGA邏輯電路或ASIC電路。[0014]優(yōu)選的是，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括多路選通器，并且各路所述易失性數(shù)據(jù)緩存器的數(shù)據(jù)輸出端口連接所述多路選通器的各路輸入端。進一步優(yōu)選的是，所述多路選通器的選通控制端口連接所述緩存器分配電路。
[0015]優(yōu)選的是，所述易失性數(shù)據(jù)緩存器為DRAM存儲器。
[0016]優(yōu)選的是，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括:動態(tài)編址尋址電路，連接各路所述易失性數(shù)據(jù)緩存器的地址設(shè)置端口，并且連接服務(wù)器的地址線。
[0017]優(yōu)選的是，各路所述易失性數(shù)據(jù)緩存器的使能端連接服務(wù)器主板的批處理指示信號線。
[0018]可見，本實用新型所述大數(shù)據(jù)量批處理接口系統(tǒng)的有益效果在于:面對批處理時產(chǎn)生的大數(shù)據(jù)量，通過多路緩沖存儲器，可在數(shù)據(jù)讀、寫過程中進行暫時緩沖，提高了接口的容量和適應(yīng)性；通過切斷供電的方式清空緩沖存儲器，提高了緩沖數(shù)據(jù)刷新速度；可進行緩沖存儲器的動態(tài)調(diào)配，具有高可靠性、靈活性的特點。
【專利附圖】

【附圖說明】
[0019]下面結(jié)合附圖和【具體實施方式】對本實用新型作進一步詳細的說明:
[0020]圖1是本實用新型實施例的系統(tǒng)電路結(jié)構(gòu)示意圖。
【具體實施方式】
[0021]為了使本【技術(shù)領(lǐng)域】的人員更好地理解本實用新型的技術(shù)方案，并使本實用新型的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合實施例及實施例附圖對本實用新型作進一步詳細的說明。
[0022]圖1是本實用新型實施例所述的大數(shù)據(jù)量批處理接口系統(tǒng)的電路結(jié)構(gòu)示意圖。本實用新型的大數(shù)據(jù)量批處理接口系統(tǒng)包括:高速數(shù)據(jù)總線1，該總線用于連接外部設(shè)備及服務(wù)器內(nèi)部的存儲介質(zhì)讀寫電路，從而在所述存儲介質(zhì)與外部設(shè)備之間進行數(shù)據(jù)傳輸，包括將服務(wù)器存儲介質(zhì)上的數(shù)據(jù)讀出，以及從外部設(shè)備向服務(wù)器存儲介質(zhì)寫入數(shù)據(jù)。在進行批處理時，由于涉及大數(shù)據(jù)量的同時處理，需要在該高速數(shù)據(jù)總線I上傳輸?shù)臄?shù)據(jù)流量可能會超過該總線的最大負荷值。為了解決這一問題，一旦服務(wù)器檢測到批處理操作，則服務(wù)器主板的批處理指示信號線的電平置為高電平，而各路易失性數(shù)據(jù)緩存器2A、2B、2C的使能端連接所述處理指示信號線，這樣會使易失性數(shù)據(jù)緩存器2A、2B、2C被激活而處于有效工作狀態(tài)。進入有效工作狀態(tài)后，這些易失性數(shù)據(jù)緩存器2A、2B、2C可以從高速數(shù)據(jù)總線I接收數(shù)據(jù)并進行緩存，這樣超出總線傳輸能力的數(shù)據(jù)將被暫時保存在緩存器內(nèi)，待到總線空閑的情況下再被讀出。所述易失性數(shù)據(jù)緩存器2A、2B、2C為DRAM存儲器，因此其只在通電的狀態(tài)下可以保持數(shù)據(jù)。這樣，如果易失性數(shù)據(jù)緩存器中的數(shù)據(jù)已經(jīng)被讀出，則可以由連接各路所述易失性數(shù)據(jù)緩存器的清零端口的重置電平發(fā)生器3進行相應(yīng)的電平置換，使緩存器瞬間失電再重新上電，從而快速、徹底清空數(shù)據(jù)，將清空的緩存器投入到新的數(shù)據(jù)的緩存。重置控制器4連接各路所述易失性數(shù)據(jù)緩存器2A、2B、2C的讀寫狀態(tài)指示端口，根據(jù)該讀寫狀態(tài)指示端口判斷緩存器是否已經(jīng)被讀取，進而重置控制器4連接所述重置電平發(fā)生器3的使能端口，以便控制該重置電平發(fā)生器3進行上述清零的電平置換。計時時鐘電路5連接所述重置控制器4的計時信號輸入端口，為清零操作提供時鐘周期。所述重置電平發(fā)生器、重置控制器及計時時鐘電路為FPGA邏輯電路或ASIC電路實現(xiàn)。所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括緩存器分配電路6，緩存器分配電路6該連接各路所述易失性數(shù)據(jù)緩存器2A、2B、2C的溢出指示端子；當某個緩存器已經(jīng)寫滿，其溢出指示端子發(fā)出指示電平，緩存器分配電路6收到該指示電平后控制不再對該緩存器寫入數(shù)據(jù)。多路選通器7的各路輸入端連接各路所述易失性數(shù)據(jù)緩存器2A、2B、2C的數(shù)據(jù)輸出端口，而且多路選通器的選通控制端口連接所述緩存器分配電路6，從而緩存器分配電路6控制對已寫滿的緩存器選通并通過總線進行數(shù)據(jù)讀取，以便該緩存器的數(shù)據(jù)盡快被利用以便清空。在與服務(wù)器的交互方面，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括動態(tài)編址尋址電路，連接各路所述易失性數(shù)據(jù)緩存器的地址設(shè)置端口，并且連接服務(wù)器的地址線，從而使服務(wù)器可以對各易失性數(shù)據(jù)緩存器進行尋址。
[0023]可見，本實用新型所述大數(shù)據(jù)量批處理接口系統(tǒng)的有益效果在于:面對批處理時產(chǎn)生的大數(shù)據(jù)量，通過多路緩沖存儲器，可在數(shù)據(jù)讀、寫過程中進行暫時緩沖，提高了接口的容量和適應(yīng)性；通過切斷供電的方式清空緩沖存儲器，提高了緩沖數(shù)據(jù)刷新速度；可進行緩沖存儲器的動態(tài)調(diào)配，具有高可靠性、靈活性的特點。
[0024]以上所述，僅為本實用新型的【具體實施方式】，本實用新型還可以應(yīng)用在其它設(shè)備中；以上描述中的尺寸和數(shù)量均僅為參考性的，本領(lǐng)域技術(shù)人員可根據(jù)實際需要選擇適當?shù)膽?yīng)用尺寸，而不脫離本實用新型的范圍。本實用新型的保護范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本實用新型揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本實用新型的保護范圍之內(nèi)。因此，本實用新型的保護范圍應(yīng)該以權(quán)利要求所界定的保護范圍為準。
【權(quán)利要求】
1.一種大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，包括: 高速數(shù)據(jù)總線，用于連接外部設(shè)備及服務(wù)器內(nèi)部的存儲介質(zhì)讀寫電路，用于所述存儲介質(zhì)與外部設(shè)備的數(shù)據(jù)傳輸； 多路易失性數(shù)據(jù)緩存器，連接所述高速數(shù)據(jù)總線以便暫存通過所述高速數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)； 重置電平發(fā)生器，連接各路所述易失性數(shù)據(jù)緩存器的清零端口 ； 重置控制器，連接各路所述易失性數(shù)據(jù)緩存器的讀寫狀態(tài)指示端口，并且連接所述重置電平發(fā)生器的使能端口； 計時時鐘電路，連接所述重置控制器的計時信號輸入端口。
2.根據(jù)權(quán)利要求1所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括:緩存器分配電路，連接各路所述易失性數(shù)據(jù)緩存器的溢出指示端子。
3.根據(jù)權(quán)利要求2所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述重置電平發(fā)生器、重置控制器及計時時鐘電路為FPGA邏輯電路或ASIC電路。
4.根據(jù)權(quán)利要求3所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括多路選通器，并且各路所述易失性數(shù)據(jù)緩存器的數(shù)據(jù)輸出端口連接所述多路選通器的各路輸入端。
5.根據(jù)權(quán)利要求4所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述多路選通器的選通控制端口連接所述緩存器分配電路。
6.根據(jù)權(quán)利要求5所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述易失性數(shù)據(jù)緩存器為DRAM存儲器。
7.根據(jù)權(quán)利要求6所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，所述大數(shù)據(jù)量批處理接口系統(tǒng)還包括:動態(tài)編址尋址電路，連接各路所述易失性數(shù)據(jù)緩存器的地址設(shè)置端口，并且連接服務(wù)器的地址線。
8.根據(jù)權(quán)利要求7所述的大數(shù)據(jù)量批處理接口系統(tǒng)，其特征在于，各路所述易失性數(shù)據(jù)緩存器的使能端連接服務(wù)器主板的批處理指示信號線。
【文檔編號】G06F13/16GK203759692SQ201420137463
【公開日】2014年8月6日 申請日期:2014年3月25日 優(yōu)先權(quán)日:2014年3月25日
【發(fā)明者】嚴志民, 鐘朝陽, 高平, 吳呂平, 華世恩, 嚴宏飛, 謝運濤, 宋林剛 申請人:杭州中房信息科技有限公司