數(shù)據(jù)總線寬度不相等的雙口ram讀寫與仲裁控制器的制造方法
【專利摘要】一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，包括雙口RAM、A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫端口高n位與B讀寫端口仲裁模塊；應用FPGA設計該控制器硬連接電路，分為n位A讀寫端口和2n位B讀寫端口；A讀寫端口控制模塊分時兩次完成2n位數(shù)據(jù)的訪問，提高A讀寫端口的讀寫速度，減小了電路規(guī)模；A讀寫端口低n位與B讀寫端口讀寫仲裁模塊和A讀寫端口高n位與B讀寫端口讀寫仲裁模塊設置A讀寫端口為高優(yōu)先級，兩個讀寫端口地址值相等時，A讀寫端口低n位正在執(zhí)行讀或寫操作，發(fā)送忙信號BusyB_1，A讀寫端口執(zhí)行高n位的讀或寫操作，發(fā)送忙信號BusyB_2，提高了仲裁性能。
【專利說明】數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器

【技術領域】
[0001] 本實用新型涉及一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，尤其涉 及一種基于FPGA并行處理的特點，應用FPGA設計硬連接電路組成的數(shù)據(jù)總線寬度不相等 的雙口RAM讀寫與仲裁控制器。

【背景技術】
[0002] 雙口RAM是一個具有仲裁功能的兩個讀寫端口的存儲器，兩個端口具有完全獨立 的數(shù)據(jù)總線、地址總線和讀寫控制線，并允許兩個端口同時對雙口RAM進行隨機性的訪問， 其特點是對數(shù)據(jù)的存儲共享和兩個端口同時對同一地址存儲單元的讀寫訪問的仲裁；目前 雙口RAM芯片的數(shù)據(jù)總線寬度通常為16或8位，兩個端口的數(shù)據(jù)和地址的寬度都相等；對 于數(shù)據(jù)總線寬度相差2倍的兩個微處理器應用系統(tǒng)通過雙口RAM實現(xiàn)數(shù)據(jù)交換，需要選用 2片雙口RAM芯片，仲裁是針對數(shù)據(jù)寬度相等的雙口RAM的讀寫訪問仲裁，數(shù)據(jù)總線寬度窄 的微處理器應用系統(tǒng)與雙口RAM芯片的一個讀寫端口連接需要增加相應的數(shù)據(jù)接口電路， 其技術方案通常是增加4個鎖存器，寫入雙口RAM的數(shù)據(jù)時，首先分時寫入低位數(shù)據(jù)和高位 數(shù)據(jù)到2個寫入鎖存器予以鎖存組成2倍寬度的數(shù)據(jù)，然后再將2個寫入鎖存器的數(shù)據(jù)寫 入雙口RAM，讀出雙口RAM的數(shù)據(jù)時，首先分時讀入低位數(shù)據(jù)和高位數(shù)據(jù)到2個讀入鎖存器 予以鎖存，然后再按照低位數(shù)據(jù)和高位數(shù)據(jù)分時讀入微處理器，這樣訪問一次雙口RAM需 要進行三次或四次分時操作；另一方面，雙口RAM芯片的容量是固定的，而在實際應用中會 出現(xiàn)存儲容量資源浪費的情況；應用FPGA雙口RAM的IP核，可以選用具有仲裁功能或無有 仲裁功能的雙口RAM的IP核，其數(shù)據(jù)寬度和存儲容量可以根據(jù)需要重構確定，但兩個端口 的數(shù)據(jù)和地址的寬度也是相等的，對于數(shù)據(jù)總線寬度相差2倍的兩個微處理器應用系統(tǒng)通 過雙口RAM實現(xiàn)數(shù)據(jù)交換，能夠解決存儲容量資源浪費的問題，但同樣也會出現(xiàn)上述訪問 雙口RAM需要進行三次或四次分時操作，數(shù)據(jù)總線寬度窄的微處理器與雙口RAM芯片的一 個讀寫端口連接也需要增加相應的數(shù)據(jù)接口電路的問題。


【發(fā)明內(nèi)容】

[0003] 本實用新型的目的在于應用FPGA設計硬連接電路，提供一種能夠實現(xiàn)并行處理 的"數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器";該控制器能夠實現(xiàn)數(shù)據(jù)總線寬度 不相等的雙口RAM的兩個讀寫端口同時對不同存儲單元的隨機讀寫訪問，同時對同一存儲 單元的讀操作；該控制器根據(jù)A讀寫端口連接的n位系統(tǒng)的地址總線的最低位ABA[0]的狀 態(tài)確定是對低n位雙口RAM還是高n位雙口RAM進行讀或寫操作，達到分時兩次就完成讀 或寫低n位和高n位存儲單元的目的，B讀寫端口一次完成2n位存儲單元的讀寫操作；以 解決上述已有技術存在的問題：即：訪問數(shù)據(jù)總線寬度不相等的雙口RAM需要進行三次或 四次分時操作，數(shù)據(jù)總線寬度窄的微處理器與雙口RAM芯片的一個讀寫端口連接也需要增 加相應的數(shù)據(jù)接口電路的問題。
[0004] 解決上述技術問題的技術方案是：一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與 仲裁控制器，包括雙口 RAM、A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁模塊 和A讀寫端口高n位與B讀寫端口仲裁模塊；
[0005] 所述數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器具有n位A讀寫端口和2n 位B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A 讀寫端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接；
[0006] 所述雙口 RAM分別與A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁 模塊和A讀寫端口高n位與B讀寫端口仲裁模塊連接；
[0007] 所述A讀寫端口控制模塊還和A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫 端口高n位與B讀寫端口仲裁模塊連接；
[0008] 所述A讀寫端口低n位與B讀寫端口仲裁模塊還和A讀寫端口高n位與B讀寫端 口仲裁模塊連接；
[0009] 所述雙口 RAM包括低n位雙口 RAM和高n位雙口 RAM，雙口 RAM具有A端口和B端 口；A讀寫端口分時兩次完成所述雙口 RAM的A端口的1個存儲單元的2n位數(shù)據(jù)的讀或寫， 先低n位數(shù)據(jù)的讀或寫，后高n位數(shù)據(jù)的讀或寫；B讀寫端口一次完成所述雙口 RAM的B端 口的1個存儲單元的2n位數(shù)據(jù)的讀或寫；
[0010] 所述低n位雙口 RAM的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊連接;A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模塊 連接；低n位雙口 RAM的片選使能信號CA1輸入端與A讀寫端口控制模塊連接；低n位DBA 數(shù)據(jù)端與A讀寫端口控制模塊連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線ABA[m:0] 的第m根到第1根地址線連接；
[0011] 所述高n位雙口 RAM的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊連接;A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模塊 連接；高n位雙口 RAM的片選使能信號CA2輸入端與A讀寫端口控制模塊連接；高n位DBA 數(shù)據(jù)端與A讀寫端口控制模塊連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線ABA[m:0] 的第m根到第1根地址線連接；
[0012] 所述低n位雙口 RAM的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀寫 端口仲裁模塊連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模 塊連接；低n位雙口 RAM的片選使能信號CB輸入端與2n位系統(tǒng)總線片選使能信號CB線連 接；低n位DBB [n-1:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l: 0]的第n-1根到第0根的 DBB[n-l:0]數(shù)據(jù)線連接；ABB[m-l:0]地址輸入端與2n位系統(tǒng)地址總線ABB[m-l:0]連接；
[0013] 所述高n位雙口 RAM的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀寫 端口仲裁模塊連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模 塊連接；高n位雙口 RAM的片選使能信號CB輸入端與2n位系統(tǒng)總線片選使能信號CB線連 接；高n位DBB [2n-l: n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l: 0]的第2n-l根到第n根 的DBB [2n-l: n]數(shù)據(jù)線連接；ABB [m-1:0]地址輸入端與2n位系統(tǒng)地址總線ABB [m-1:0]連 接；
[0014] 所述A讀寫端口控制模塊根據(jù)n位系統(tǒng)地址總線的最低位ABA[0]地址線的狀態(tài) 確定是對低n位雙口 RAM的A端口還是高n位雙口 RAM的A端口進行讀或寫操作控制；
[0015] 所述A讀寫端口低n位與B讀寫端口仲裁模塊根據(jù)n位系統(tǒng)地址總線ABA[m: 1] 的地址值和2n位系統(tǒng)地址總線ABB[m-1:0]的地址值是否相等，如果相等，繼續(xù)進行已在執(zhí) 行的讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號；如果相等且A讀寫端口低n位與B 讀寫端口的讀或寫信號同時發(fā)生或A讀寫端口低n位正在執(zhí)行讀或寫操作，則A讀寫端口 低n位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號BusyB_ll;如 果相等且B讀寫端口正在執(zhí)行讀或寫操作，則B讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫 端口的讀寫操作，并發(fā)送A讀寫端口忙信號BusyA;
[0016] 所述A讀寫端口高n位與B讀寫端口仲裁模塊在n位系統(tǒng)地址總線ABA [m: 1]的 地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時，A讀寫端口高n位讀或寫信號 有效時，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端口 忙信號BusyB_l和B讀寫端口忙信號BusyB_2 ;
[0017] 所述A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫端口高n位與B讀寫端口 仲裁模塊對A讀寫端口和B讀寫端口對同一存儲單元的讀操作不進行仲裁；
[0018] 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0019] 其進一步技術方案是：所述A讀寫端口控制模塊包括非門I、或門I、或門II、或 門III、n位雙向三態(tài)門組I、或門IV、或門V、或門VI、n位雙向三態(tài)門組II;非門I的輸入 端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或門I的輸入端連接；
[0020] 或門I的另一個輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號CA線連接，輸 出端分別和或門II的一個輸入端、或門III的一個輸入端、高n位雙口 RAM的片選使能信號 CA2輸入端連接；
[0021] 或門II的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出端 分別與n位雙向三態(tài)門組I的一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊的A端 口高n位寫信號WRA_21輸入端連接；
[0022] 或門III的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端 分別與n位雙向三態(tài)門組I的另一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊的A 端口高n位讀信號RDA_21輸入端連接；
[0023] n位雙向三態(tài)門組I的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出 端與高n位雙口 RAM的高n位DBA數(shù)據(jù)端連接；
[0024] 或門IV的兩個輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫端 口片選使能信號CA線連接，輸出端分別和或門V的一個輸入端、或門VI的一個輸入端、低n 位雙口 RAM的片選使能信號CA1輸入端連接；
[0025] 或門V的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出端 分別與n位雙向三態(tài)門組II的一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊的A端 口低n位寫信號WRA_11輸入端連接；
[0026] 或門VI的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端 分別與n位雙向三態(tài)門組II的另一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊的A 端口低n位讀信號RDA_11輸入端連接；
[0027] n位雙向三態(tài)門組II的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出 端與低n位雙口 RAM的低n位DBA數(shù)據(jù)端連接；
[0028] 上述n的取值范圍是：n為8、16、32或64。
[0029] 其更進一步技術方案是：所述A讀寫端口低n位與B讀寫端口仲裁模塊包括或門 W、地址比較器、與門I、判優(yōu)與仲裁電路I、判優(yōu)與仲裁電路II、或門W、或門IX、與門II、 與門III、或門X、或門XI、與非門I、或門XII、非門II、或門XIII;或門W的兩個輸入端分別與 n位系統(tǒng)總線的A讀寫端口片選使能信號CA線、B讀寫端口片選使能信號CB線連接，輸出 端與地址比較器的一個輸入端連接；
[0030] 地址比較器的另兩個輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地址 總線ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I的設置與控制信號 SCI輸入端、或門W的一個輸入端、或門IX的一輸入端、判優(yōu)與仲裁電路II的設置與控制信 號SC2輸入端連接；
[0031] 與門I的兩個輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線和B讀寫 端口寫信號WRB線連接，輸出端與判優(yōu)與仲裁電路I的低優(yōu)先權位信息L1輸入端連接；
[0032] 所述判優(yōu)與仲裁電路I包括非門IV、與非門IV、非門V、或非門I、或非門II、或門 XW、非門VI、非門W;所述判優(yōu)與仲裁電路I的高優(yōu)先權位信息H1輸入端與A讀寫端口 控制模塊的或門V的A端口低n位寫信號WRA_11輸出端連接，Q1輸出端和或門W的一個 輸入端連接，iT輸出端分別和與門II的一個輸入端、或門XI的一個輸入端連接；
[0033] 非門IV的輸入端與判優(yōu)與仲裁電路I的設置與控制信號SCI輸入端連接，輸出端 和與非門IV的一個輸入端連接；
[0034] 與非門IV另兩個輸入端分別與判優(yōu)與仲裁電路I的高優(yōu)先權位信息H1輸入端、 低優(yōu)先權位信息L1輸入端連接，輸出端和非門V輸入端連接；
[0035] 非門V的輸出端和或門XW的一個輸入端連接；
[0036] 或非門I的三個輸入端分別與判優(yōu)與仲裁電路I的高優(yōu)先權位信息H1輸入端、 設置與控制信號SCI輸入端和或非門II的輸出端連接，輸出端和或門XW的另一個輸入端 連接；
[0037] 或非門II的三個輸入端分別與判優(yōu)與仲裁電路I的設置與控制信號SCI輸入端、 低優(yōu)先權位信息L1輸入端和或門XW的輸出端連接，輸出端還和非門W的輸入端連接；
[0038] 或門XW的第三個輸入端與判優(yōu)與仲裁電路I的設置與控制信號SCI輸入端連 接，輸出端還和非門VI的輸入端連接；
[0039] 非門VI的輸出端與判優(yōu)與仲裁電路I的Q1輸出端連接；
[0040] 非門W的輸出端與判優(yōu)與仲裁電路I的占輸出端連接；
[0041] 所述判優(yōu)與仲裁電路II與判優(yōu)與仲裁電路I的電路結構相同，包括非門W、與非 門V、非門IX、或非門III、或非門IV、或門XIX、非門X、非門XI;所述判優(yōu)與仲裁電路II的高 優(yōu)先權位信息H2輸入端與A讀寫端口控制模塊的或門VI的A端口低n位讀信號RDA_11輸 出端連接，低優(yōu)先權位信息L2輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接；Q2 輸出端和或門IX的另一個輸入端連接，運輸出端和與門II的一個輸入端連接；
[0042] 非門W的輸入端與判優(yōu)與仲裁電路II的設置與控制信號SC2輸入端連接，輸出端 和與非門V的一個輸入端連接；
[0043] 與非門V另兩個輸入端分別與判優(yōu)與仲裁電路II的高優(yōu)先權位信息H2輸入端、 低優(yōu)先權位信息L2輸入端連接，輸出端和非門IX輸入端連接；
[0044] 非門IX的輸出端和或門XIX的一個輸入端連接；
[0045] 或非門III的三個輸入端分別與判優(yōu)與仲裁電路II的高優(yōu)先權位信息H2輸入端、 設置與控制信號SC2輸入端和或非門IV的輸出端連接，輸出端和或門XIX的另一個輸入端 連接；
[0046] 或非門IV的三個輸入端分別與判優(yōu)與仲裁電路II的設置與控制信號SC2輸入端、 低優(yōu)先權位信息L2輸入端和或門XIX的輸出端連接，輸出端還和非門XI的輸入端連接；
[0047] 或門XIX的第三個輸入端與判優(yōu)與仲裁電路II的設置與控制信號SC2輸入端連 接，輸出端還和非門X的輸入端連接；
[0048] 非門X的輸出端與判優(yōu)與仲裁電路II的Q2輸出端連接；
[0049] 非門XI的輸出端與判優(yōu)與仲裁電路II的運輸出端連接；
[0050] 或門W的第三個輸入端與A讀寫端口控制模塊的或門VI的A端口低n位寫信號 WRA_11輸出端連接，輸出端分別和與門III的一個輸入端、A讀寫端口高n位與B讀寫端口仲 裁模塊的封鎖B端口讀寫信號BlockBWR_1輸入端連接；
[0051] 或門IX的第三個輸入端與A讀寫端口控制模塊的或門VI的A端口低n位讀信號 RDA_11輸出端連接，輸出端和與門III的另一個輸入端、A讀寫端口高n位與B讀寫端口仲裁 模塊的封鎖B端口寫信號BlockBW_1輸入端連接；
[0052] 與門II的輸出端分別和或門X的一個輸入端、n位系統(tǒng)總線的A讀寫端口忙信號 BusyA線連接；
[0053] 與門III的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊的B讀寫端口忙信號 BusyB_ll輸入端連接；
[0054] 或門X的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接，輸出端 分別和與非門I的一個輸入端、非門II的輸入端連接；
[0055] 或門XI的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接，輸出端 和與非門I的另一個輸入端連接；
[0056] 與非門I的輸出端和或門XII的一個輸入端連接；
[0057] 或門XII的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端與 低n位雙口RAM的A端口讀信號RDA_1輸入端連接；
[0058] 非門II的輸出端和或門XIII的一個輸入端連接；
[0059] 或門XIII的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出 端與低n位雙口RAM的A端口寫信號WRA_1輸入端連接；
[0060] 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0061] 其又更進一步技術方案是：所述A讀寫端口高n位與B讀寫端口仲裁模塊包括或 門XIV、或門XV、與門IV、非門III、與門V、D觸發(fā)器、與門VI、與非門II、或門XVI、與非門 III、或門XW;或門XIV的兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的地 址比較器的地址值相等AE輸出端和A讀寫端口控制模塊的或門II的A端口高n位寫信號 WRA_21輸出端連接，輸出端和與門IV的一個輸入端、與非門II的一個輸入端連接；
[0062] 或門XV兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的地址比較 器的地址值相等AE輸出端和A讀寫端口控制模塊的或門III的A端口高n位讀信號RDA_21 輸出端連接，輸出端和與門IV的另一個輸入端、與非門III的一個輸入端連接；
[0063] 與門IV的輸出端分別和非門III的輸入端和2n位系統(tǒng)總線的B讀寫端口忙信號 BusyB_2信號線連接；
[0064] 非門III的輸出端和與門V的一個輸入端連接；
[0065] 與門V的另一個輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊的與門III的B 讀寫端口忙信號BusyB_ll輸出端連接，輸出端與D觸發(fā)器的CP信號輸入端連接；
[0066]D觸發(fā)器的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊的與門III的B讀 寫端口忙信號BusyB_ll輸出端連接，Q輸出端和與門VI的一個輸入端連接；
[0067] 與門VI的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊的與門III的 B讀寫端口忙信號BusyB_l 1輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口忙信號 BusyB_l線連接；
[0068] 與非門II的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊的或門W的 封鎖B端口讀寫信號BlockB WR_1輸出端連接，輸出端和或門XVI的一個輸入端連接；
[0069] 或門XVI的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接，輸出 端與雙口 RAM的B端口讀信號RDB_1輸入端連接；
[0070] 與非門III的另外兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的或 門W的封鎖B端口讀寫信號BlockB WR_1輸出端和或門IX的封鎖B端口寫信號BlockB W_1 輸出端連接，輸出端和或門XW的一個輸入端連接；
[0071] 或門XW的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接，輸出 端與雙口 RAM的B端口寫信號WRB_1輸入端連接；
[0072] 上述m、n的取值范圍是：n為8、16、32或64, m為2的任意整數(shù)的冪次方；
[0073] 上述n位系統(tǒng)可以是n位微處理器應用系統(tǒng)或FPGA的n位應用系統(tǒng)；
[0074] 上述2n位系統(tǒng)可以是2n位微處理器應用系統(tǒng)或FPGA的2n位應用系統(tǒng)。
[0075] 由于采用以上結構，本實用新型之"數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁 控制器"具有以下有益效果：
[0076] 一、設置忙信號BusyB_l和BusyB_2,提高了仲裁的性能
[0077] 本實用新型中，針對數(shù)據(jù)總線寬度不相等的雙口 RAM，設計了 A讀寫端口低n位與 B讀寫端口仲裁模塊和A讀寫端口高n位與B讀寫端口仲裁模塊，兩個讀寫端口對同一個 存儲單元同時進行讀寫訪問時，n位系統(tǒng)的地址總線的ABA[m+l: 1]地址值和2n位系統(tǒng)的 地址總線ABB [m: 0]的地址值相等，如果A讀寫端口低n位與B讀寫端口的讀或寫信號同時 發(fā)生，則A讀寫端口低n位執(zhí)行讀或寫操作，封鎖B讀寫端口的讀或寫操作，并發(fā)送忙信號 BusyB_l ;如果A讀寫端口高n位執(zhí)行讀寫訪問，封鎖B讀寫端口的讀或寫操作，并發(fā)送忙信 號BusyB_2，A讀寫端口高n位的讀寫訪問結束，撤銷忙信號BusyB_l和忙信號BusyB_2 ;忙 信號BusyB_l有效時，表明2n位系統(tǒng)至少需要經(jīng)過2個讀寫周期才能夠對該存儲單元進行 訪問，忙信號BusyB_l和忙信號BusyB_2都有效時，表明2n位系統(tǒng)只需要經(jīng)過1個讀寫周 期即可對該存儲單元進行訪問，提高了仲裁的性能；
[0078] 二、提高了數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫訪問速度
[0079] 本實用新型中，控制器根據(jù)雙口 RAM數(shù)據(jù)總線寬度窄的A讀寫端口輸入的ABA[0] 的狀態(tài)確定是對低n位雙口 RAM還是高n位雙口 RAM進行讀或寫訪問，達到分時兩次就完 成讀或寫低n位和高n位的存儲單元的目的；
[0080] 三、減小了硬件電路的規(guī)模
[0081] 本實用新型中，應用FPGA設計硬連接控制電路，在FPGA的片內(nèi)設計A讀寫端口控 制模塊，不需要在數(shù)據(jù)總線寬度窄的n位系統(tǒng)的總線與雙口 RAM芯片的一個讀寫端口側連 接搭建數(shù)據(jù)接口電路，減小了硬件電路的規(guī)模；
[0082] 四、系統(tǒng)性價比高
[0083] 本實用新型應用FPGA的硬連接控制電路設計數(shù)據(jù)總線寬度不相等的雙口 RAM讀 寫與仲裁控制器，不需要另外增加A讀寫端口的數(shù)據(jù)接口電路，又達到A讀寫端口需要分時 三次或四次才能夠完成對雙口 RAM讀寫的訪問，減少到只需要分時二次即可完成讀寫的訪 問；針對A讀寫端口需要分時二次完成讀寫的訪問，設置仲裁優(yōu)先級別，根據(jù)數(shù)據(jù)總線寬度 不相等的雙口 RAM讀寫訪問的特點，設置A讀寫端口為高優(yōu)先級別，忙信號BusyB_l和忙信 號BusyB_2,提高了仲裁的性能，使得數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的 性能增強，具備較高的性價比。
[0084] 下面結合附圖和實施例對本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與 仲裁控制器之技術特征作進一步的說明。

【專利附圖】

【附圖說明】
[0085] 圖1 :本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的系統(tǒng)結 構框圖；
[0086] 圖2 :本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫 端口控制模塊結構及其連接關系圖；
[0087] 圖3:本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫 端口低n位與B讀寫端口仲裁模塊結構及其連接關系圖；
[0088] 圖4 :本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與 仲裁電路I結構及其連接關系圖；
[0089] 圖5 :本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與 仲裁電路II結構及其連接關系連接圖；
[0090] 圖6 :本實用新型之數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫 端口高n位與B讀寫端口仲裁模塊結構及其連接關系圖。
[0091] 圖中：
[0092] I一雙口 RAM，II-A讀寫端口控制模塊，III-A讀寫端口低n位與B讀寫端口 仲裁模塊，IV-A讀寫端口高n位與B讀寫端口仲裁模塊；
[0093]1-低n位雙口RAM，2-高n位雙口RAM，3-非門I，4一或門I，5-或門II，6- 或門III，7-n位雙向三態(tài)門組I，8-或門IV，9一或門V，10-或門VI，11一n位雙向三態(tài) 門組11，12-或門VL13-地址比較器，14一與門I，15-判優(yōu)與仲裁電路I，16-判優(yōu)與 仲裁電路II，17-或門VIII，18-或門IX，19一與門II，20-與門III，21-或門X，22-或門XI， 23-與非門I，24-或門XL25-非門II，26-或門XIII，27-或門XIV，28-或門XV， 29-與門IV，30-非門III，31-與門V，32-D觸發(fā)器，33-與門VI，34-與非門II，35-或門 XVI，36-與非門III，37-或門XW;
[0094] 15a-非門IV，15b -與非門IV，15c-非門V，15d -或非門I，15e -或非門II， 15f-或門 XW，15g-非門 VI，15h-非門 vn。
[0095] 16a-非門 W，16b-與非門 V，16c-非門 IX，16d -或非門 III，16e-或非門 IV， 16f-或門 XIX，16g-非門 X，16h-非門XI。
[0096] 文中縮略語說明：
[0097] (一）FPGA - Field Programmable Gate Array，現(xiàn)場可編程門陣列。
[0098] (二）與n位系統(tǒng)的總線（n位A讀寫端口）相關的：
[0099] ABA - Address Bus of A read and write ports，A 讀寫端口輸入的地址總線， 是n位系統(tǒng)地址總線；
[0100] ABA[m: 1] - n位系統(tǒng)地址總線，從第1根到第m根地址線；
[0101] ABA[0] - n位系統(tǒng)地址總線的最低位地址線，第0根地址線；
[0102] DBA - Data Bus of A read and write ports，A 讀寫端口數(shù)據(jù)總線，是 n 位系統(tǒng) 的數(shù)據(jù)總線，是n位系統(tǒng)與A讀寫端口雙向傳輸?shù)臄?shù)據(jù)總線；
[0103] DBA[n-l:0] - n位系統(tǒng)數(shù)據(jù)總線，從第0根到第n-1根數(shù)據(jù)線；
[0104] CA - Chip select enable signal of A read and write ports，A 讀寫端口片 選使能輸入信號線；是n位系統(tǒng)總線的A讀寫端口片選使能信號線；
[0105] WRA - WRite signal of A read and write ports，A 讀寫端口寫信號輸入線；是 n位系統(tǒng)總線的A讀寫端口寫信號線；
[0106] RDA - ReaD signal of A read and write ports，A 讀寫端口讀信號輸入線；是 n位系統(tǒng)總線的A讀寫端口讀信號線；
[0107] BusyA - Busy signal of A read and write ports，A 讀寫端口忙信號輸出線； 是n位系統(tǒng)總線的A讀寫端口忙信號線。
[0108] (三）與2n位系統(tǒng)總線（2n位B讀寫端口）相關的：
[0109] ABB - Address Bus of B read and write ports，B 讀寫端口輸入的地址總線信 號，是2n位系統(tǒng)地址總線；
[0110] ABB [m-1:0] - 2n位系統(tǒng)地址總線，從第0根到第m-1根地址線；
[0111] DBB - Data Bus of B read and write ports，B 讀寫端口數(shù)據(jù)總線，是 2n 位系 統(tǒng)數(shù)據(jù)總線，2n位系統(tǒng)與B讀寫端口雙向傳輸?shù)臄?shù)據(jù)線；
[0112] DBB[2n-l:0] -2n位系統(tǒng)數(shù)據(jù)總線，從第0根到第2n -1根數(shù)據(jù)線；
[0113] CB - Chip select enable signal of B read and write ports，B 讀寫端口片 選使能輸入信號線；是2n位系統(tǒng)總線的B讀寫端口片選使能信號線，；
[0114] WRB - Write signal of B read and write ports，B 讀寫端口寫信號輸入線；是 2n位系統(tǒng)總線的B讀寫端口寫信號線；
[0115] RDB - ReaD signal of B read and write ports，B 讀寫端口讀信號輸入線；是 2n位系統(tǒng)總線的B讀寫端口讀信號線；也是B端口讀信號輸入線
[0116] BusyB_l - Busy signal_l of B read and write ports，B讀寫端口忙信號_1 輸 出線；是2n位系統(tǒng)總線的B讀寫端口忙信號_1線；
[0117] BusyB_2 - Busy signal_2 of B read and write ports，B讀寫端口忙信號_2輸 出線；是2n位系統(tǒng)總線的B讀寫端口忙信號_2線。
[0118](四）與雙口 RAMI相關的：
[0119] A 端口：
[0120] 1^^_1一1^3〇818仙1(^4?〇1^4端口讀信號輸入線，是低11位雙口狀11和高11 位雙口 RAM的A端口讀信號輸入線；
[0121] WRA_1 - WRite signal of A Port，A端口寫信號輸入線，是低n位雙口 RAM和高 n位雙口 RAM的A端口寫信號輸入線；
[0122] CA1 - Chip select enable signal 1 of A port，A 端口片選使能信號輸入線， 是低n位雙口 RAM的A端口片選使能信號輸入線；
[0123] 低n位DBA - N_bit Data Bus lines of A port of low n_bit dual-port RAM, 低n位雙口 RAM的A端口的n位數(shù)據(jù)線；
[0124] CA2 - Chip select enable signal 2 of A port，A 端口片選使能信號輸入線， 是高n位雙口 RAM的A端口片選使能信號輸入線；
[0125] 高n位DBA -N_bit data Bus lines of A port of high n_bit dual-port RAM, 高n位雙口 RAM的A端口的n位數(shù)據(jù)線；
[0126] B 端口：
[0127] RDB_1 - ReaD signal_l of B Port，B 端口讀信號 _1，是低 n 位雙口 RAM 和高 n 位雙口 RAM的B端口讀信號輸入線；
[0128] WRB_1 - write signal_l of B Port，B 端口 寫信號 _1，是低 n 位雙口 RAM 和高 n 位雙口 RAM的B端口寫信號輸入線；
[0129] DBB [2n_l :n] - data bus [2n_l :n] of B port，B 端口數(shù)據(jù)總線[2n_l :n]，是高 n 位雙口 RAM的B端口數(shù)據(jù)總線，從第2n-l根到第n根數(shù)據(jù)線；
[0130] DBB[n_l :0] - data bus [n_l :0] of B port，B 端口數(shù)據(jù)總線[n_l :0]，是低 n 位 雙口 RAM的B端口數(shù)據(jù)總線，從第n-1根到第0根數(shù)據(jù)線。
[0131](五）與A讀寫端口控制模塊II、A讀寫端口低n位與B讀寫端口仲裁模塊III、A 讀與端口 _n位與B讀與端口仲裁|旲塊IV相關的：
[0132] WRA_11 - WRite signal_ll of A port low n_bit，A 端口低 n 位寫信號線；
[0133] RDA_11 - ReaD signal_ll of A port low n_bit，A 端口低 n 位讀信號線；
[0134] WRA_21 - WRite signal_21 of A port high n_bit，A 端口高 n 位寫信號線；
[0135] RDA_21 - ReaD signal_21 of A port high n_bit，A 端口高 n 位讀信號線；
[0136] AE - Address values are Equal,地址值相等，是 ABA[m: 1]的地址值與 ABB[m-l:0]的地址值相等；
[0137] BlockB WR_1-Block B port Write signal WRB_1 and Read signal RDB_1，封 鎖B端口讀信號RDB_1和寫信號WRB_1 ;
[0138] BlockB W_1 - Block B port Write signal WRB_1，封鎖 B 端口寫信號 WRB_1 ;
[0139] BusyB_ll - Busy signal_ll of B read and write port，B讀寫端口忙信號_11 ;
[0140] 判優(yōu)與仲裁電路I 15
[0141] HI - High priority bit information 1 input terminal，高優(yōu)先權位信息 1 輸 入端；
[0142] SCI - Set and Control signal 1 input terminal，設置與控制信號 1 輸入端；
[0143] LI - Low priority bit information 1 input terminal，低優(yōu)先權位信息 1 輸 入端；
[0144] Q1 - Result of arbitration and arbitration 1 output terminal，判優(yōu)與仲 裁結果1輸出端；
[0145]Qi- Arbitration and arbitration result negated 1 output terminal ;判優(yōu) 與仲裁結果取反1輸出端；
[0146] 判優(yōu)與仲裁電路II 16
[0147] H2 - High priority bit information 2 input terminal，高優(yōu)先權位信息 2 輸 入端；
[0148] SC2 - Set and control signal 2 input terminal，設置與控制信號 2 輸入端；
[0149] L2 - Low priority bit information 2 input terminal，低優(yōu)先權位信息 2 輸 入端；
[0150] Q2 - Result of arbitration and arbitration 2 output terminal，判優(yōu)與仲 裁結果2輸出端；
[0151]Q2- Arbitration and arbitration result negated 2 output terminal,判優(yōu) 與仲裁結果取反2輸出端；
[0152] D觸發(fā)器：
[0153] D 觸發(fā)器一Data flip-flop ;
[0154] D - Data input,數(shù)據(jù)輸入端；
[0155] Q - Data output,數(shù)據(jù)輸出端；
[0156]Q2-Data negated output ；
[0157] CP - Clock Pulse input，時鐘信號輸入端。
[0158] 圖中：
[0159] m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0160] n位系統(tǒng)的總線是n位微處理器應用系統(tǒng)的總線或FPGA的n位應用系統(tǒng)的總線；
[0161] 2n位系統(tǒng)的總線是2n位微處理器應用系統(tǒng)的總線或FPGA的2n位應用系統(tǒng)的總 線。

【具體實施方式】
[0162] 實施例：
[0163] -種數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器，如圖1所示，該數(shù)據(jù)總線 寬度不相等的雙口 RAM讀寫與仲裁控制器包括雙口 RAM I、A讀寫端口控制模塊II、A讀寫 端口低n位與B讀寫端口仲裁模塊III和A讀寫端口高n位與B讀寫端口仲裁模塊IV ;
[0164] 所述數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器具有n位A讀寫端口和2n 位B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A 讀寫端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接；
[0165]所述雙口 RAM I分別與A讀寫端口控制模塊II、A讀寫端口低n位與B讀寫端口 仲裁模塊III和A讀寫端口高n位與B讀寫端口仲裁模塊IV連接；
[0166] 所述A讀寫端口控制模塊II還和A讀寫端口低n位與B讀寫端口仲裁模塊III和A 讀寫端口高n位與B讀寫端口仲裁模塊IV連接；
[0167] 所述A讀寫端口低n位與B讀寫端口仲裁模塊III還和A讀寫端口高n位與B讀寫 端口仲裁模塊IV連接；
[0168] 所述雙口RAM I包括低n位雙口RAM1和高n位雙口RAM2,雙口RAM I具有A端口 和B端口；A讀寫端口分時兩次完成所述雙口RAM I的A端口的1個存儲單元的2n位數(shù)據(jù) 的讀或寫，先低n位數(shù)據(jù)的讀或寫，后高n位數(shù)據(jù)的讀或寫；B讀寫端口一次完成所述雙口 RAM I的B端口的1個存儲單元的2n位數(shù)據(jù)的讀或寫；
[0169] 所述低n位雙口RAM1的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀 寫端口仲裁模塊III連接；A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁 模塊III連接；低n位雙口RAM1的片選使能信號CA1輸入端與A讀寫端口控制模塊II連接； 低n位DBA數(shù)據(jù)端與A讀寫端口控制模塊II連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總 線ABA[m:0]的第m根到第1根地址線連接；
[0170] 所述高n位雙口RAM2的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀 寫端口仲裁模塊III連接；A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁 模塊III連接；高n位雙口RAM2的片選使能信號CA2輸入端與A讀寫端口控制模塊II連接； 高n位DBA數(shù)據(jù)端與A讀寫端口控制模塊II連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總 線ABA[m:0]的第m根到第1根地址線連接；
[0171] 所述低n位雙口RAM1的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊IV連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲 裁模塊IV連接；低n位雙口RAM1的片選使能信號CB輸入端與2n位系統(tǒng)總線片選使能信號 CB線連接；低n位DBB [n-1:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l:0]的第n-1根到第 0根的DBB [n-1:0]數(shù)據(jù)線連接；ABB [m-1:0]地址輸入端與2n位系統(tǒng)地址總線ABB [m-1:0] 連接；
[0172] 所述高n位雙口RAM2的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊IV連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁 模塊IV連接；高n位雙口RAM2的片選使能信號CB輸入端與2n位系統(tǒng)總線片選使能信號CB 線連接；高n位DBB [2n-l:n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l:0]的第2n-l根到第n 根的DBB [2n-l:n]數(shù)據(jù)線連接；ABB [m-1:0]地址輸入端與2n位系統(tǒng)地址總線ABB [m-1:0] 連接；
[0173] 所述A讀寫端口控制模塊II根據(jù)n位系統(tǒng)地址總線的最低位ABA[0]地址線的狀 態(tài)確定是對低n位雙口RAM1的A端口還是高n位雙口RAM2的A端口進行讀或寫操作控 制；
[0174] 所述A讀寫端口低n位與B讀寫端口仲裁模塊III根據(jù)n位系統(tǒng)地址總線ABA[m: 1] 的地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值是否相等，如果相等，繼續(xù)進行已在執(zhí) 行的讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號；如果相等且A讀寫端口低n位與B 讀寫端口的讀或寫信號同時發(fā)生或A讀寫端口低n位正在執(zhí)行讀或寫操作，則A讀寫端口 低n位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號BusyB_ll ;如 果相等且B讀寫端口正在執(zhí)行讀或寫操作，則B讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫 端口的讀寫操作，并發(fā)送A讀寫端口忙信號BusyA;
[0175] 所述A讀寫端口高n位與B讀寫端口仲裁模塊IV在n位系統(tǒng)地址總線ABA[m: 1] 的地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時，A讀寫端口高n位讀或寫信 號有效時，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端 口忙信號BusyB_l和B讀寫端口忙信號BusyB_2 ;
[0176] 所述A讀寫端口低n位與B讀寫端口仲裁模塊III和A讀寫端口高n位與B讀寫端 口仲裁模塊IV對A讀寫端口和B讀寫端口對同一存儲單元的讀操作不進行仲裁；
[0177] 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0178] 如圖2所示，所述A讀寫端口控制模塊II包括非門I3、或門I4、或門II5、或門 III6、n位雙向三態(tài)門組I7、或門IV8、或門V9、或門VI10和n位雙向三態(tài)門組II11 ;
[0179] 非門I3的輸入端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或 門I4的輸入端連接；
[0180] 或門I4的另一個輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號CA線連接， 輸出端分別和或門II5的一個輸入端、或門III6的一個輸入端、高n位雙口RAM2的片選使 能信號CA2輸入端連接；
[0181] 或門II5的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出 端分別與n位雙向三態(tài)門組I7的一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 IV的A端口高n位寫信號WRA_21輸入端連接；
[0182] 或門III 6的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出 端分別與n位雙向三態(tài)門組I7的另一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模 塊IV的A端口高n位讀信號RDA_21輸入端連接；
[0183] n位雙向三態(tài)門組I7的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸 出端與高n位雙口RAM2的高n位DBA數(shù)據(jù)端連接；
[0184] 或門IV 8的兩個輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫 端口片選使能信號CA線連接，輸出端分別和或門V 9的一個輸入端、或門VI10的一個輸入 端、低n位雙口RAM1的片選使能信號CA1輸入端連接；
[0185] 或門V9的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出 端分別與n位雙向三態(tài)門組II11的一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊 III的A端口低n位寫信號WRA_11輸入端連接；
[0186] 或門VI10的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出 端分別與n位雙向三態(tài)門組II11的另一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模 塊III的A端口低n位讀信號RDA_11輸入端連接；
[0187]n位雙向三態(tài)門組II11的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接， 輸出端與低n位雙口RAM1的低n位DBA數(shù)據(jù)端連接；上述n的取值范圍是：n為8、16、32 或64。
[0188] 如圖3所示，所述A讀寫端口低n位與B讀寫端口仲裁模塊III包括或門W12、 地址比較器13、與門I14、判優(yōu)與仲裁電路I15、判優(yōu)與仲裁電路II16、或門W17、或門 IX18、與門II19、與門III20、或門X21、或門XI22、與非門I23、或門XU24、非門II25和或 門XIII26 ;
[0189] 或門W12的兩個輸入端分別與n位系統(tǒng)總線的A讀寫端口片選使能信號CA線、 B讀寫端口片選使能信號CB線連接，輸出端與地址比較器13的一個輸入端連接；
[0190] 地址比較器13的另兩個輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地 址總線ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I15的設置與控制 信號SCI輸入端、或門W17的一個輸入端、或門IX18的一輸入端、判優(yōu)與仲裁電路II16的 設置與控制信號SC2輸入端連接；
[0191] 與門I14的兩個輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線和B讀 寫端口寫信號WRB線連接，輸出端與判優(yōu)與仲裁電路I15的低優(yōu)先權位信息L1輸入端連 接；
[0192] 如圖4所示，所述判優(yōu)與仲裁電路I15包括非門IV15a、與非門IV15b、非門 V15c、或非門I15d、或非門II15e、或門XW15f、非門VI15g和非門W15h;所述判優(yōu)與 仲裁電路I15的高優(yōu)先權位信息H1輸入端與A讀寫端口控制模塊II的或門V9的A端口 低n位寫信號WRA_11輸出端連接，Q1輸出端和或門W17的一個輸入端連接，瓦輸出端分 別和與門II19的一個輸入端、或門XI22的一個輸入端連接；
[0193] 非門IV15a的輸入端與判優(yōu)與仲裁電路I15的設置與控制信號SCI輸入端連接， 輸出端和與非門IV15b的一個輸入端連接；
[0194] 與非門IV15b另兩個輸入端分別與判優(yōu)與仲裁電路I15的高優(yōu)先權位信息H1輸 入端、低優(yōu)先權位信息L1輸入端連接，輸出端和非門V15c輸入端連接；
[0195] 非門V15c的輸出端和或門XW15f的一個輸入端連接；
[0196] 或非門I15d的三個輸入端分別與判優(yōu)與仲裁電路I15的高優(yōu)先權位信息H1輸 入端、設置與控制信號SCI輸入端和或非門II15e的輸出端連接，輸出端和或門XW15f?的 另一個輸入端連接；
[0197] 或非門II15e的三個輸入端分別與判優(yōu)與仲裁電路I15的設置與控制信號SCI 輸入端、低優(yōu)先權位信息L1輸入端和或門XW15f的輸出端連接，輸出端還和非門W15h 的輸入端連接；
[0198] 或門XW15f的第三個輸入端與判優(yōu)與仲裁電路I15的設置與控制信號SCI輸 入端連接，輸出端還和非門VI15g的輸入端連接；
[0199] 非門VI15g的輸出端與判優(yōu)與仲裁電路I15的Q1輸出端連接；
[0200] 非門W15h的輸出端與判優(yōu)與仲裁電路I15的石輸出端連接；
[0201] 本實用新型之數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器的判優(yōu)與仲裁 電路I的真值表參見附表一。
[0202] 如圖5所示，所述判優(yōu)與仲裁電路II16與判優(yōu)與仲裁電路I15的電路結構相同， 包括非門W16a、與非門V16b、非門IX16c、或非門III16d、或非門IV16e、或門XIX16f、非 門X16g和非門XI16h;所述判優(yōu)與仲裁電路II16的高優(yōu)先權位信息H2輸入端與A讀寫端 口控制模塊II的或門VI10的A端口低n位讀信號RDA_11輸出端連接，低優(yōu)先權位信息L2 輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接；Q2輸出端和或門IX18的另一個 輸入端連接，運輸出端和與門II19的一個輸入端連接；
[0203] 非門W16a的輸入端與判優(yōu)與仲裁電路II16的設置與控制信號SC2輸入端連接， 輸出端和與非門V16b的一個輸入端連接；
[0204] 與非門V16b另兩個輸入端分別與判優(yōu)與仲裁電路II16的高優(yōu)先權位信息H2輸 入端、低優(yōu)先權位信息L2輸入端連接，輸出端和非門IX16c輸入端連接；
[0205] 非門IX16c的輸出端和或門XIX16f的一個輸入端連接；
[0206] 或非門III16d的三個輸入端分別與判優(yōu)與仲裁電路II16的高優(yōu)先權位信息H2輸 入端、設置與控制信號SC2輸入端和或非門IV16e的輸出端連接，輸出端和或門XIX16f?的 另一個輸入端連接；
[0207] 或非門IV16e的三個輸入端分別與判優(yōu)與仲裁電路II16的設置與控制信號SC2 輸入端、低優(yōu)先權位信息L2輸入端和或門XIX16f的輸出端連接，輸出端還和非門XI16h 的輸入端連接；
[0208] 或門XIX16f的第三個輸入端與判優(yōu)與仲裁電路II16的設置與控制信號SC2輸 入端連接，輸出端還和非門X16g的輸入端連接；
[0209] 非門X16g的輸出端與判優(yōu)與仲裁電路II16的Q2輸出端連接；
[0210] 非門XI16h的輸出端與判優(yōu)與仲裁電路II16的運輸出端連接；
[0211] 或門W17的第三個輸入端與A讀寫端口控制模塊II的或門VI9的A端口低n位 寫信號WRA_11輸出端連接，輸出端分別和與門III20的一個輸入端、A讀寫端口高n位與B 讀寫端口仲裁模塊IV的封鎖B端口讀寫信號BlockBWR_1輸入端連接；
[0212] 或門IX18的第三個輸入端與A讀寫端口控制模塊II的或門VI10的A端口低n位 讀信號RDA_11輸出端連接，輸出端和與門III20的另一個輸入端、A讀寫端口高n位與B讀 寫端口仲裁模塊IV的封鎖B端口寫信號BlockBW_1輸入端連接；
[0213] 與門II19的輸出端分別和或門X21的一個輸入端、n位系統(tǒng)總線的A讀寫端口 忙信號BusyA線連接；
[0214] 與門III20的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊IV的B讀寫端口 忙信號BusyB_ll輸入端連接；
[0215] 或門X21的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接，輸 出端分別和與非門I23的一個輸入端、非門II25的輸入端連接；
[0216] 或門XI22的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接，輸 出端和與非門I23的另一個輸入端連接；
[0217] 與非門I23的輸出端和或門XU24的一個輸入端連接；
[0218] 或門XU24的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端 與低n位雙口RAM1的A端口讀信號RDA_1輸入端連接；
[0219] 非門II25的輸出端和或門XIII26的一個輸入端連接；
[0220] 或門XIII26的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸 出端與低n位雙口RAM1的A端口寫信號WRA_1輸入端連接；
[0221] 上述m、n的取值范圍是：n為8、16、32或64,m為2的任意整數(shù)的冪次方。
[0222] 本實用新型之數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器的判優(yōu)與仲裁 電路II的真值表參見附表二。
[0223] 如圖6所示，所述A讀寫端口高n位與B讀寫端口仲裁模塊IV包括或門XIV27、 或門XV28、與門IV29、非門III30、與門V31、D觸發(fā)器32、與門VI33、與非門II34、或門 XVI35、與非門III36和或門XW37 ;
[0224] 或門XIV27的兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊III的 地址比較器13的地址值相等AE輸出端和A讀寫端口控制模塊II的或門II5的A端口高n 位寫信號WRA_21輸出端連接，輸出端和與門IV29的一個輸入端、與非門II34的一個輸入 端連接；
[0225] 或門XV28兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊III的地 址比較器13的地址值相等AE輸出端和A讀寫端口控制模塊II的或門III6的A端口高n位 讀信號RDA_21輸出端連接，輸出端和與門IV29的另一個輸入端、與非門III36的一個輸入 端連接；
[0226] 與門IV29的輸出端分別和非門III30的輸入端和2n位系統(tǒng)總線的B讀寫端口忙 信號BusyB_2信號線連接；
[0227] 非門III30的輸出端和與門V31的一個輸入端連接；
[0228] 與門V31的另一個輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊III的與門 III20的B讀寫端口忙信號BusyB_ll輸出端連接，輸出端與D觸發(fā)器32的CP信號輸入端 連接；
[0229]D觸發(fā)器32的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊III的與門III20 的B讀寫端口忙信號BusyB_ll輸出端連接，Q輸出端和與門VI33的一個輸入端連接；
[0230] 與門VI33的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊III的與門 III20的B讀寫端口忙信號BusyB_ll輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口忙 信號BusyB_l線連接；
[0231] 與非門II34的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊III的或 門W17的封鎖B端口讀寫信號BlockBWR_1輸出端連接，輸出端和或門XVI35的一個輸 入端連接；
[0232] 或門XVI35的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接， 輸出端與雙口RAMI的B端口讀信號RDB_1輸入端連接；
[0233] 與非門III36的另外兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊 III的或門W17的封鎖B端口讀寫信號BlockBWR_1輸出端和或門IX18的封鎖B端口寫信 號BlockBW_1輸出端連接，輸出端和或門XW37的一個輸入端連接；
[0234] 或門XW37的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接， 輸出端與雙口RAMI的B端口寫信號WRB_1輸入端連接；
[0235] 上述m、n的取值范圍是：n為8、16、32或64,m為2的任意整數(shù)的冪次方；
[0236] 上述n位系統(tǒng)可以是n位微處理器應用系統(tǒng)或FPGA的n位應用系統(tǒng)；
[0237] 上述2n位系統(tǒng)可以是2n位微處理器應用系統(tǒng)或FPGA的2n位應用系統(tǒng)。
[0238] 附表一：數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路I 的真值表

【權利要求】
1. 一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在于：該控制器包 括雙口RAM(I)、A讀寫端口控制模塊（II)、A讀寫端口低n位與B讀寫端口仲裁模塊(III) 和A讀與端口 _n位與B讀與端口仲裁|旲塊(IV); 所述數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器具有n位A讀寫端口和2n位B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A讀寫 端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接； 所述雙口RAM(I)分別與A讀寫端口控制模塊（II)、A讀寫端口低n位與B讀寫端口 仲裁模塊(III)和A讀寫端口高n位與B讀寫端口仲裁模塊(IV)連接； 所述A讀寫端口控制模塊（II)還和A讀寫端口低n位與B讀寫端口仲裁模塊(III)和A讀寫端口高n位與B讀寫端口仲裁模塊(IV)連接； 所述A讀寫端口低n位與B讀寫端口仲裁模塊(III)還和A讀寫端口高n位與B讀寫端 口仲裁模塊(IV)連接； 所述雙口RAM(I)包括低n位雙口RAM(1)和高n位雙口RAM(2)，雙口RAM(I)具 有A端口和B端口；A讀寫端口分時兩次完成所述雙口RAM(I)的A端口的1個存儲單元 的2n位數(shù)據(jù)的讀或寫，先低n位數(shù)據(jù)的讀或寫，后高n位數(shù)據(jù)的讀或寫；B讀寫端口一次完 成所述雙口RAM(I)的B端口的1個存儲單元的2n位數(shù)據(jù)的讀或寫； 所述低n位雙口RAM(1)的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊(III)連接；A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲 裁模塊(III)連接；低n位雙口RAM(1)的片選使能信號CA1輸入端與A讀寫端口控制模塊 (II)連接；低n位DBA數(shù)據(jù)端與A讀寫端口控制模塊（II)連接；ABA[m: 1]地址輸入端與n 位系統(tǒng)地址總線ABA[m:0]的第m根到第1根地址線連接； 所述高n位雙口RAM(2)的A端口寫信號WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊(III)連接；A端口讀信號RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲 裁模塊(III)連接；高n位雙口RAM(2)的片選使能信號CA2輸入端與A讀寫端口控制模塊 (II)連接；高n位DBA數(shù)據(jù)端與A讀寫端口控制模塊（II)連接；ABA[m: 1]地址輸入端與n 位系統(tǒng)地址總線ABA[m:0]的第m根到第1根地址線連接； 所述低n位雙口RAM(1)的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊(IV)連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)連接；低n位雙口RAM(1)的片選使能信號CB輸入端與2n位系統(tǒng)總線片選 使能信號CB線連接；低n位DBB[n-l:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB[2n-l:0]的第 n_l根到第0根的DBB[n-1:0]數(shù)據(jù)線連接；ABB[m-1:0]地址輸入端與2n位系統(tǒng)地址總線 ABB[m-l:0]連接； 所述高n位雙口RAM(2)的B端口寫信號WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊(IV)連接；B端口讀信號RDB_1輸入端和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)連接；高n位雙口RAM(2)的片選使能信號CB輸入端與2n位系統(tǒng)總線片選 使能信號CB線連接；高n位DBB[2n-l:n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB[2n-l:0]的第 211-1根到第11根的088[211-1:11]數(shù)據(jù)線連接488[ 111-1:0]地址輸入端與211位系統(tǒng)地址總 線ABB[m-1:0]連接； 所述A讀寫端口控制模塊（II)根據(jù)n位系統(tǒng)地址總線的最低位ABA[0]地址線的狀態(tài) 確定是對低n位雙口RAM (1)的A端口還是高n位雙口RAM (2)的A端口進行讀或寫操作 控制； 所述A讀寫端口低n位與B讀寫端口仲裁模塊(HI)根據(jù)n位系統(tǒng)地址總線ABA[m: 1] 的地址值和2n位系統(tǒng)地址總線ABB[m-1:0]的地址值是否相等，如果相等，繼續(xù)進行已在執(zhí) 行的讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號；如果相等且A讀寫端口低n位與B 讀寫端口的讀或寫信號同時發(fā)生或A讀寫端口低n位正在執(zhí)行讀或寫操作，則A讀寫端口 低n位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號BusyB_ll;如 果相等且B讀寫端口正在執(zhí)行讀或寫操作，則B讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫 端口的讀寫操作，并發(fā)送A讀寫端口忙信號BusyA; 所述A讀寫端口高n位與B讀寫端口仲裁模塊(IV)在n位系統(tǒng)地址總線ABA [m: 1]的 地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時，A讀寫端口高n位讀或寫信號 有效時，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端口 忙信號BusyB_l和B讀寫端口忙信號BusyB_2 ; 所述A讀寫端口低n位與B讀寫端口仲裁模塊(HI)和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)對A讀寫端口和B讀寫端口對同一存儲單元的讀操作不進行仲裁； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
2.如權利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口控制模塊（II)包括非門I (3)、或門I (4)、或門II (5)、或門111(6)、n 位雙向三態(tài)門組I (7)、或門IV(8)、或門V (9)、或門VI( 10)、n位雙向三態(tài)門組II (11);非 門I (3)的輸入端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或門I (4) 的輸入端連接； 或門I (4)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號CA線連接，輸 出端分別和或門II (5)的一個輸入端、或門111(6)的一個輸入端、高n位雙口RAM (2)的片 選使能信號CA2輸入端連接； 或門II (5)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出端 分別與n位雙向三態(tài)門組I (7)的一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 (IV)的A端口高n位寫信號WRA_21輸入端連接； 或門III (6)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端 分別與n位雙向三態(tài)門組I (7)的另一個輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 (IV)的A端口高n位讀信號RDA_21輸入端連接； n位雙向三態(tài)門組I (7)的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出 端與高n位雙口RAM (2)的高n位DBA數(shù)據(jù)端連接； 或門IV (8)的兩個輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫端 口片選使能信號CA線連接，輸出端分別和或門V (9)的一個輸入端、或門VI(10)的一個輸 入端、低n位雙口RAM (1)的片選使能信號CA1輸入端連接； 或門V (9)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出端 分別與n位雙向三態(tài)門組II (11)的一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊 (HI)的A端口低n位寫信號WRA_11輸入端連接； 或門VI (10)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端 分別與n位雙向三態(tài)門組II(11)的另一個輸入端、A讀寫端口低n位與B讀寫端口仲裁模 塊(III)的A端口低n位讀信號RDA_11輸入端連接； n位雙向三態(tài)門組II(11)的第三個輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸 出端與低n位雙口RAM(1)的低n位DBA數(shù)據(jù)端連接； 上述n的取值范圍是：n為8、16、32或64。
3.如權利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口低n位與B讀寫端口仲裁模塊(III)包括或門W( 12)、地址比較器（13)、 與門I(14)、判優(yōu)與仲裁電路I(15)、判優(yōu)與仲裁電路II(16)、或門VDK17)、或門IX(18)、 與門II(19)、與門111(20)、或門X(21)、或門XK22)、與非門I(23)、或門XIK24)、非門II (25)、或門XIIK26);或門W(12)的兩個輸入端分別與n位系統(tǒng)總線的A讀寫端口片選使 能信號CA線、B讀寫端口片選使能信號CB線連接，輸出端與地址比較器（13)的一個輸入端 連接； 地址比較器（13)的另兩個輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地址 總線ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I(15)的設置與控制 信號SCI輸入端、或門VDK17)的一個輸入端、或門IX(18)的一輸入端、判優(yōu)與仲裁電路II (16)的設置與控制信號SC2輸入端連接； 與門I(14)的兩個輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線和B讀寫 端口寫信號WRB線連接，輸出端與判優(yōu)與仲裁電路I(15)的低優(yōu)先權位信息L1輸入端連 接； 所述判優(yōu)與仲裁電路I(15)包括非門IV(15a)、與非門IV(15b)、非門V( 15c)、或非 門I(15d)、或非門II(15e)、或門XW(15f)、非門VI(15g)、非門W(15h);所述判優(yōu)與仲 裁電路I(15)的高優(yōu)先權位信息H1輸入端與A讀寫端口控制模塊（II)的或門V(9)的 A端口低n位寫信號WRA_11輸出端連接，Q1輸出端和或門VDK17)的一個輸入端連接， 瓦輸出端分別和與門II(19)的一個輸入端、或門XK22)的一個輸入端連接； 非門IV(15a)的輸入端與判優(yōu)與仲裁電路I(15)的設置與控制信號SCI輸入端連接， 輸出端和與非門IV(15b)的一個輸入端連接； 與非門IV(15b)另兩個輸入端分別與判優(yōu)與仲裁電路I(15)的高優(yōu)先權位信息H1輸 入端、低優(yōu)先權位信息L1輸入端連接，輸出端和非門V(15c)輸入端連接； 非門V(15c)的輸出端和或門XW(15f)的一個輸入端連接； 或非門I(15d)的三個輸入端分別與判優(yōu)與仲裁電路I(15)的高優(yōu)先權位信息H1 輸入端、設置與控制信號SCI輸入端和或非門II(15e)的輸出端連接，輸出端和或門XW (15f)的另一個輸入端連接； 或非門II(15e)的三個輸入端分別與判優(yōu)與仲裁電路I(15)的設置與控制信號SCI輸入端、低優(yōu)先權位信息L1輸入端和或門XW(15f)的輸出端連接，輸出端還和非門W (15h)的輸入端連接； 或門XVDI(15f)的第三個輸入端與判優(yōu)與仲裁電路I(15)的設置與控制信號SCI輸入 端連接，輸出端還和非門VI(15g)的輸入端連接； 非門VI(15g)的輸出端與判優(yōu)與仲裁電路I(15)的Q1輸出端連接； 非門W(15h)的輸出端與判優(yōu)與仲裁電路I(15)的占輸出端連接； 所述判優(yōu)與仲裁電路II(16)與判優(yōu)與仲裁電路I(15)的電路結構相同，包括非門W(16&)、與非門乂（1613)、非門：0((16(3)、或非門111(16(1)、或非門1￥(16 6)、或門父：0((16〇、非 門父（168)、非門)(1(1611) ;所述判優(yōu)與仲裁電路11(16)的高優(yōu)先權位信息112輸入端與八 讀寫端口控制模塊（II)的或門VI(10 )的A端口低n位讀信號RDA_11輸出端連接，低優(yōu)先 權位信息L2輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接；Q2輸出端和或門IX (18)的另一個輸入端連接，運輸出端和與門II(19)的一個輸入端連接； 非門W(16a)的輸入端與判優(yōu)與仲裁電路II(16)的設置與控制信號SC2輸入端連接， 輸出端和與非門V( 16b)的一個輸入端連接； 與非門V(16b)另兩個輸入端分別與判優(yōu)與仲裁電路II(16)的高優(yōu)先權位信息H2輸 入端、低優(yōu)先權位信息L2輸入端連接，輸出端和非門IX(16c)輸入端連接； 非門IX(16c)的輸出端和或門XIX(16f)的一個輸入端連接； 或非門III(16d)的三個輸入端分別與判優(yōu)與仲裁電路II(16)的高優(yōu)先權位信息H2 輸入端、設置與控制信號SC2輸入端和或非門IV(16e)的輸出端連接，輸出端和或門XIX (16f)的另一個輸入端連接； 或非門IV(16e)的三個輸入端分別與判優(yōu)與仲裁電路II(16)的設置與控制信號SC2 輸入端、低優(yōu)先權位信息L2輸入端和或門XIX(16f)的輸出端連接，輸出端還和非門XI (16h)的輸入端連接； 或門XIX(16f)的第三個輸入端與判優(yōu)與仲裁電路II(16)的設置與控制信號SC2輸入 端連接，輸出端還和非門X(16g)的輸入端連接； 非門X(16g)的輸出端與判優(yōu)與仲裁電路II(16)的Q2輸出端連接； 非門XI(16h)的輸出端與判優(yōu)與仲裁電路II(16)的運輸出端連接； 或門VDK17)的第三個輸入端與A讀寫端口控制模塊（II)的或門VK9)的A端口低n位寫信號WRA_11輸出端連接，輸出端分別和與門111(20)的一個輸入端、A讀寫端口高n位 與B讀寫端口仲裁模塊(IV)的封鎖B端口讀寫信號BlockBWR_1輸入端連接； 或門IX(18)的第三個輸入端與A讀寫端口控制模塊（II)的或門VK10)的A端口低n位讀信號RDA_11輸出端連接，輸出端和與門111(20)的另一個輸入端、A讀寫端口高n位與 B讀寫端口仲裁模塊(IV)的封鎖B端口寫信號BlockBW_1輸入端連接； 與門II(19)的輸出端分別和或門X(21)的一個輸入端、n位系統(tǒng)總線的A讀寫端口忙 信號BusyA線連接； 與門III(20)的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊(IV)的B讀寫端口 忙信號BusyB_ll輸入端連接； 或門X(21)的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接，輸出 端分別和與非門I(23)的一個輸入端、非門II(25)的輸入端連接； 或門XI(22)的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接，輸出 端和與非門I(23)的另一個輸入端連接； 與非門I(23)的輸出端和或門XIK24)的一個輸入端連接； 或門XIK24)的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號RDA線連接，輸出端與 低n位雙口RAM(1)的A端口讀信號RDA_1輸入端連接； 非門II(25)的輸出端和或門XIIK26)的一個輸入端連接； 或門XIIK26)的另一個輸入端與n位系統(tǒng)總線的A讀寫端口寫信號WRA線連接，輸出 端與低n位雙口RAM(1)的A端口寫信號WRA_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
4.如權利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口高n位與B讀寫端口仲裁模塊(IV)包括或門XIV(27)、或門XV(28)、 與門IV(29)、非門111(30)、與門V(31)、D觸發(fā)器（32)、與門VK33)、與非門II(34)、或門 XVI(35)、與非門III(36)、或門XW(37);或門XIV(27)的兩個輸入端分別與A讀寫端口 低n位與B讀寫端口仲裁模塊(III)的地址比較器（13)的地址值相等AE輸出端和A讀寫端 口控制模塊（II)的或門II(5 )的A端口高n位寫信號WRA_21輸出端連接，輸出端和與門IV (29)的一個輸入端、與非門II(34)的一個輸入端連接； 或門XV(28)兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊(III)的地 址比較器（13)的地址值相等AE輸出端和A讀寫端口控制模塊（II)的或門III(6)的A端口 高n位讀信號RDA_21輸出端連接，輸出端和與門IV(29 )的另一個輸入端、與非門III(36 )的 一個輸入端連接； 與門IV(29)的輸出端分別和非門111(30)的輸入端和2n位系統(tǒng)總線的B讀寫端口忙信 號BusyB_2信號線連接； 非門111(30)的輸出端和與門V(31)的一個輸入端連接； 與門V(31)的另一個輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊(HI)的與門 111(20)的8讀寫端口忙信號仙^8_11輸出端連接，輸出端與0觸發(fā)器（32)的0?信號輸入 端連接； D觸發(fā)器（32)的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊(HI)的與門III(20)的B讀寫端口忙信號BusyB_ll輸出端連接，Q輸出端和與門VK33)的一個輸入端連 接； 與門VK33)的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊(HI)的與門 111(20)的B讀寫端口忙信號BusyB_ll輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口 忙信號BusyB_l線連接； 與非門II(34)的另一個輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊(III)的或 門VDK17)的封鎖B端口讀寫信號BlockBWR_1輸出端連接，輸出端和或門XVI(35)的一個 輸入端連接； 或門XVI(35)的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號RDB線連接，輸 出端與雙口RAM(I)的B端口讀信號RDB_1輸入端連接； 與非門III(36)的另外兩個輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊(III) 的或門VDK17)的封鎖B端口讀寫信號BlockBWR_1輸出端和或門IX(18)的封鎖B端口寫 信號BlockBW_1輸出端連接，輸出端和或門XW(37)的一個輸入端連接； 或門XW(37)的另一個輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號WRB線連接，輸 出端與雙口RAM(I)的B端口寫信號WRB_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方； 上述n位系統(tǒng)可以是n位微處理器應用系統(tǒng)或FPGA的n位應用系統(tǒng)； 上述2n位系統(tǒng)可以是2n位微處理器應用系統(tǒng)或FPGA的2n位應用系統(tǒng)。
【文檔編號】G06F13/18GK204203956SQ201420655650
【公開日】2015年3月11日 申請日期:2014年11月5日 優(yōu)先權日:2014年11月5日
【發(fā)明者】余玲, 蔡啟仲, 李克儉, 謝友慧, 梁錫鉛, 姚江云, 梁喜幸 申請人:廣西科技大學鹿山學院, 廣西科技大學