本發(fā)明涉及電子通信技術(shù)領(lǐng)域，具體的涉及一種高速處理板系統(tǒng)。

背景技術(shù)：

目前的DSP處理器大多只能在某一時(shí)刻接收或者發(fā)送，這樣使總線傳輸帶寬大大折扣（至少縮小一倍）。有些DSP處理器為了解決這一個(gè)問(wèn)題增加了一些輔助通道，比如McBSP、HPI 等。但是這些接口速率都非常低，最高也就幾十MB 的速率等級(jí)，顯然不能滿足現(xiàn)代信號(hào)處理的需求。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)存在的問(wèn)題，本發(fā)明在現(xiàn)有技術(shù)基礎(chǔ)之上作進(jìn)一步改進(jìn)，本發(fā)明涉及一種基于高速處理板系統(tǒng)，本發(fā)明由5塊DSP芯片組成DSP模塊，由FPGA模塊向DSP模塊傳送數(shù)據(jù)，數(shù)據(jù)處理速率很高。

本發(fā)明通過(guò)以下技術(shù)方案實(shí)現(xiàn)上述發(fā)明目的。

一種高速處理板系統(tǒng)，包括外殼，所述外殼內(nèi)設(shè)置有電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊、時(shí)鐘模塊和接口模塊，所述電源模塊為其它各模塊供電，所述時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)，所述DSP模塊包括5塊DSP芯片，分別為DSP0、DSP1、DSP2、DSP3和DSP4，所述DSP芯片的JTAG信號(hào)經(jīng)插座引出至外殼的前面板，各DSP芯片之間通過(guò)Link口成環(huán)形連接，LINK口傳輸以4bit模式，DSP芯片之間通信的Link口傳輸速率等于或大于125 Mb /S。，F(xiàn)PGA模塊與DSP芯片之間連接的Link口傳輸速率等于或大于20Mb /S ，DSP芯片的內(nèi)核時(shí)鐘均為600MHz。

本發(fā)明主要由5塊DSP芯片和大容量的FPGA模塊構(gòu)成，F(xiàn)PGA模塊通過(guò)Link口向DSP芯片傳送數(shù)據(jù)，具有處理大規(guī)模數(shù)據(jù)的能力，并可通過(guò)外部總線發(fā)送指令對(duì)DSP芯片進(jìn)行控制。JTAG信號(hào)經(jīng)插座引出至前面板，通過(guò)專用轉(zhuǎn)接板進(jìn)行在線調(diào)試和程序固化。LINK口傳輸要求4bit模式，DSP芯片之間直連link速率不低于125 Mb /S，優(yōu)選以600 Mb /S進(jìn)行設(shè)計(jì)，F(xiàn)PGA與DSP之間link速率不低于20Mb /S，優(yōu)選以80 Mb /S進(jìn)行設(shè)計(jì)，因此走線嚴(yán)格按照阻抗匹配原則，結(jié)合以往走線經(jīng)驗(yàn)，對(duì)內(nèi)電、內(nèi)地的劃分采用整體劃分，避免小區(qū)域的單獨(dú)劃分對(duì)傳輸速率造成的影響。

進(jìn)一步的，所述DSP芯片為ADSP-TS201SABPZ060，5片DSP芯片的JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，所述DSP0芯片外掛8Mb的FLASH芯片，所述DSP1外掛128Mb/32bit的SDRAM芯片，所述DSP4芯片的數(shù)據(jù)地址總線通過(guò)雙口芯片與外界連接，菊花鏈方式可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題。

進(jìn)一步的，所述SDRAM芯片為MT48LC32M16，所述FLASH芯片選用S29GL256，所述DSP0芯片外掛一片S29GL256 FLASH芯片，所述DSP1外掛兩片MT48LC32M16 2PSDRAM，即可滿足用戶使用要求，DSP4總線通過(guò)雙口芯片對(duì)外通信。

進(jìn)一步的，所述FPGA模塊包括一個(gè)FPGA芯片，所述FPGA芯片為Altera公司的EP2C70F672芯片，所述FPGA芯片的JTAG信號(hào)經(jīng)插座引出至前面板，方便在線調(diào)試和邏輯燒寫(xiě)，F(xiàn)PGA芯片采用配置芯片啟動(dòng)，F(xiàn)PGA芯片通過(guò)Link口向DSP芯片傳送數(shù)據(jù)，EP2C70F672芯片具有4個(gè)高性能PLL，以及多達(dá)475個(gè)用戶自定義IO，能夠滿足該高速處理板系統(tǒng)的設(shè)計(jì)需求。

進(jìn)一步的，所述電源模塊通過(guò)CPLD和與CPLD連接的電源管理控制，通過(guò)電源管理，降低在高低溫下Link口通信不穩(wěn)定的風(fēng)險(xiǎn)。

進(jìn)一步的，所述時(shí)鐘模塊包括一塊AD9522芯片，所述DSP芯片和SDRAM芯片均由時(shí)鐘模塊單獨(dú)提供時(shí)鐘，所需時(shí)鐘較多，而AD9522可提供12路差分時(shí)鐘或者24路單端時(shí)鐘，可通過(guò)配置輸出不同的時(shí)鐘頻率，因此選用AD9522芯片為整版提供時(shí)鐘。

進(jìn)一步的，所述時(shí)鐘模塊產(chǎn)生50MHz時(shí)鐘，再通過(guò)DSP芯片內(nèi)部進(jìn)行12倍頻。

進(jìn)一步的，所述外殼為散熱盒體，尺寸為180mm×170mm×1.8mm(±0.2mm)，本發(fā)明體積小、重量輕，便于計(jì)算機(jī)內(nèi)插接。而且，外殼表面不應(yīng)有凹痕、劃傷、裂縫、變形等現(xiàn)象；表面鍍涂層不應(yīng)起泡、龜裂和脫落，金屬零件不應(yīng)有銹蝕和機(jī)械損傷，外殼上有清晰、完整和整齊的說(shuō)明功能的文字符號(hào)和標(biāo)志。

進(jìn)一步的，所述外殼的前面板預(yù)留FPGA測(cè)試口，便于該高速處理板系統(tǒng)測(cè)試。

本發(fā)明與現(xiàn)有技術(shù)相比，至少具有以下益效果：

（1）本發(fā)明主要由5塊DSP芯片和大容量的FPGA模塊構(gòu)成，F(xiàn)PGA模塊通過(guò)Link口向DSP芯片傳送數(shù)據(jù)，具有處理大規(guī)模數(shù)據(jù)的能力，并可通過(guò)外部總線發(fā)送指令對(duì)DSP芯片進(jìn)行控制。

（2）本發(fā)明基于上述設(shè)計(jì)思路，能夠?qū)崿F(xiàn)模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，提高其通用性，而且操作簡(jiǎn)單，方便快捷。

（3）本發(fā)明中5個(gè)DSP芯片設(shè)計(jì)為分布式組陣，JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題，更加增強(qiáng)其數(shù)據(jù)處理能力。

附圖說(shuō)明

此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明實(shí)施例的限定。在附圖中：

圖1為本發(fā)明的原理框圖；

圖2為本發(fā)明內(nèi)部連接關(guān)系圖；

圖3為本發(fā)明中Link口連接關(guān)系圖；

圖4為本發(fā)明中DSP模塊原理框圖

圖5為本發(fā)明中FPGA模塊原理框圖；

圖6為本發(fā)明中時(shí)鐘模塊原理框圖；

圖7為本發(fā)明的外形結(jié)構(gòu)圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明，本發(fā)明的示意性實(shí)施方式及其說(shuō)明僅用于解釋本發(fā)明，并不作為對(duì)本發(fā)明的限定。

實(shí)施例1：

如圖1至圖4所示，一種高速處理板系統(tǒng)，包括外殼，所述外殼內(nèi)設(shè)置有電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊、時(shí)鐘模塊和接口模塊，電源模塊為其它各模塊供電，時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)， DSP模塊包括5塊DSP芯片，分別為DSP0、DSP1、DSP2、DSP3和DSP4， DSP芯片的JTAG信號(hào)經(jīng)插座引出至外殼的前面板，各DSP芯片之間通過(guò)Link口成環(huán)形連接，LINK口傳輸以4bit模式，DSP芯片之間通信的Link口傳輸速率等于或大于125 Mb /S。，F(xiàn)PGA模塊與DSP芯片之間連接的Link口傳輸速率等于或大于20Mb /S ，DSP芯片的內(nèi)核時(shí)鐘均為600MHz。

本發(fā)明主要由5塊DSP芯片和大容量的FPGA模塊構(gòu)成，F(xiàn)PGA模塊通過(guò)Link口向DSP芯片傳送數(shù)據(jù)，具有處理大規(guī)模數(shù)據(jù)的能力，并可通過(guò)外部總線發(fā)送指令對(duì)DSP芯片進(jìn)行控制。JTAG信號(hào)經(jīng)插座引出至前面板，通過(guò)專用轉(zhuǎn)接板進(jìn)行在線調(diào)試和程序固化。LINK口傳輸要求4bit模式，DSP芯片之間直連link速率不低于125 Mb /S，優(yōu)選以600 Mb /S進(jìn)行設(shè)計(jì)，F(xiàn)PGA與DSP之間link速率不低于20Mb /S，優(yōu)選以80 Mb /S進(jìn)行設(shè)計(jì)，因此走線嚴(yán)格按照阻抗匹配原則，結(jié)合以往走線經(jīng)驗(yàn)，對(duì)內(nèi)電、內(nèi)地的劃分采用整體劃分，避免小區(qū)域的單獨(dú)劃分對(duì)傳輸速率造成的影響。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1至圖4所示，在本實(shí)施例中， DSP芯片為ADSP-TS201SABPZ060，5片DSP芯片的JTAG接口通過(guò)菊花鏈方式進(jìn)行連接， DSP0芯片外掛8Mb的FLASH芯片， DSP1外掛128Mb/32bit的SDRAM芯片， DSP4芯片的數(shù)據(jù)地址總線通過(guò)雙口芯片與外界連接，菊花鏈方式可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題。SDRAM芯片為MT48LC32M16，F(xiàn)LASH芯片選用S29GL256， DSP0芯片外掛一片S29GL256 FLASH芯片， DSP1外掛兩片MT48LC32M16 2PSDRAM，即可滿足用戶使用要求，DSP4總線通過(guò)雙口芯片對(duì)外通信。

實(shí)施例3：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1至圖5所示，在本實(shí)施例中，述FPGA模塊包括一個(gè)FPGA芯片，所述FPGA芯片為Altera公司的EP2C70F672芯片，所述FPGA芯片的JTAG信號(hào)經(jīng)插座引出至前面板，方便在線調(diào)試和邏輯燒寫(xiě)，F(xiàn)PGA芯片采用配置芯片啟動(dòng)，F(xiàn)PGA芯片通過(guò)Link口向DSP芯片傳送數(shù)據(jù)，EP2C70F672芯片具有4個(gè)高性能PLL，以及多達(dá)475個(gè)用戶自定義IO，能夠滿足該高速處理板系統(tǒng)的設(shè)計(jì)需求。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖2所示，在本實(shí)施例中，所述電源模塊通過(guò)CPLD和與CPLD連接的電源管理控制，CPLD晶振為25MHz，通過(guò)電源管理，降低在高低溫下Link口通信不穩(wěn)定的風(fēng)險(xiǎn)。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1至圖6所示，在本實(shí)施例中，時(shí)鐘模塊包括一塊AD9522芯片，時(shí)鐘模塊產(chǎn)生50MHz時(shí)鐘，再通過(guò)DSP芯片內(nèi)部進(jìn)行12倍頻。 DSP芯片和SDRAM芯片均由時(shí)鐘模塊單獨(dú)提供時(shí)鐘，所需時(shí)鐘較多，而AD9522可提供12路差分時(shí)鐘或者24路單端時(shí)鐘，可通過(guò)配置輸出不同的時(shí)鐘頻率，因此選用AD9522芯片為整版提供時(shí)鐘。

實(shí)施例5：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖7所示，在本實(shí)施例中，外殼為散熱盒體，尺寸為180mm×170mm×1.8mm(±0.2mm)，本發(fā)明體積小、重量輕，便于計(jì)算機(jī)內(nèi)插接。而且，外殼表面不應(yīng)有凹痕、劃傷、裂縫、變形等現(xiàn)象；表面鍍涂層不應(yīng)起泡、龜裂和脫落，金屬零件不應(yīng)有銹蝕和機(jī)械損傷，外殼上有清晰、完整和整齊的說(shuō)明功能的文字符號(hào)和標(biāo)志。為便于該高速處理板系統(tǒng)測(cè)試，外殼的前面板預(yù)留有FPGA測(cè)試口。

如上所述，可較好的實(shí)施本發(fā)明。