本發(fā)明涉及FPGA技術(shù)領(lǐng)域，特別是涉及一種可切換高低速端口的FPGA板卡及服務(wù)器。

背景技術(shù)：

FPGA(Field Programmable Gate Array，現(xiàn)場可變成門陣列)板卡上通常設(shè)置有FPGA芯片以及用于為所述FPGA芯片供電的電源。高端FPGA芯片通常包括高速收發(fā)器(包括對應(yīng)于圖1中的GXB_L端口和GXB_L端口)和GPIO(General Purpose Input Output，通用輸入/輸出端口，對應(yīng)于圖1中的IO_A端口和IO_B端口)兩種端口。如圖1所示，圖1為本發(fā)明提供的一種FPGA板卡的結(jié)構(gòu)示意圖，F(xiàn)PGA板卡上還設(shè)置有分別一一對應(yīng)于GXB_L端口、GXB_L端、電源以及CPLD連接的HS(High Speed，高速，與之對應(yīng)的是LS，Low Speed，低速)連接器。

通常FPGA芯片的高速收發(fā)器和GPIO的帶寬都有一定的范圍，例如Altera公司10AX115系列的某個(gè)型號FPGA芯片的收發(fā)器帶寬為1GT/s-17.4GT/s，低速GPIO的帶寬為0GT/s-1.6GT/s。對于這種FPGA的高速收發(fā)器來說，它對于低于1Gbps的傳輸速率并不支持。

當(dāng)使用高端FPGA時(shí)，常將FPGA的高速收發(fā)器連接到某一高速總線，但當(dāng)該總線支持多種速率且最低速率低于FPGA高速收發(fā)器支持的最低速率時(shí)，此時(shí)FPGA的高速收發(fā)器不能在總線支持的最低速率和高速收發(fā)器的最低速率之間的速率下進(jìn)行工作，也即高速收發(fā)器不能在總線支持的所有速率下工作。

因此，如何提供一種解決上述技術(shù)問題的方案是本領(lǐng)域技術(shù)人員目前需要解決的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是提供一種可切換高低速端口的FPGA板卡，能夠使得高速收發(fā)器在總線支持的所有速率下工作，提高了FPGA板卡的整體性能；本發(fā)明的另一目的是提供一種包括上述可切換高低速端口的FPGA板卡的服務(wù)器。

為解決上述技術(shù)問題，本發(fā)明提供了一種可切換高低速端口的FPGA板卡，該FPGA板卡包括設(shè)置有第一高速收發(fā)器端口、第二高速收發(fā)器端口以及控制端口的FPGA芯片、用于為所述FPGA芯片供電的電源、與所述第一高速收發(fā)器端口連接的第一HS收發(fā)連接器、與所述第二高速收發(fā)器端口連接的第二HS收發(fā)連接器、與所述電源連接的HS電源連接器，與所述控制端口連接的HS控制連接器，所述FPGA板卡還包括：

第一IO端口以及與所述第一IO端口連接的第一LS收發(fā)連接器，所述第一LS收發(fā)連接器與所述第一HS收發(fā)連接器間的信號定義相同；

第二IO端口以及與所述第二IO端口連接的第二LS收發(fā)連接器，所述第二LS收發(fā)連接器與所述第二HS收發(fā)連接器間的信號定義相同；

與所述電源連接的LS電源連接器，所述LS電源連接器與所述HS電源連接器間信號定義相同；

用于切換控制信號的CPLD以及與所述CPLD的第二輸入端連接的LS控制連接器，所述CPLD的輸出端與所述控制端口連接，所述CPLD的第一輸入端與所述HS控制連接器連接，所述LS控制連接器與所述HS控制連接器間的信號定義相同；

所述LS電源連接器、第一LS收發(fā)連接器、第二LS收發(fā)連接器以及LS控制連接器分別一一對應(yīng)地位于所述HS電源連接器、第一HS收發(fā)連接器、第二HS收發(fā)連接器以及HS控制連接器的同一側(cè)且間隔相同的距離。

優(yōu)選地，所述FPGA芯片為10AX115系列的FPGA芯片。

優(yōu)選地，所述FPGA芯片中的高速收發(fā)器支持的帶寬范圍為1GT/s-17.4GT/s。

優(yōu)選地，所述第一IO端口和所述第二IO端口以差分對的形式傳輸信號。

為解決上述技術(shù)問題，本發(fā)明還提供了一種服務(wù)器，包括設(shè)置有電源連接器、第一收發(fā)連接器、第二收發(fā)連接器以及控制收發(fā)器的背板、總線以及CPU，所述背板通過所述總線與所述CPU進(jìn)行數(shù)據(jù)傳輸，還包括如上述所述的可切換高低速端口的FPGA板卡。

優(yōu)選地，所述總線為UPI總線。

本發(fā)明提供了一種可切換高低速端口的FPGA板卡及服務(wù)器，該FPGA板卡除了包括設(shè)置有第一高速收發(fā)器端口、第二高速收發(fā)器端口以及控制端口的FPGA芯片、用于為FPGA芯片供電的電源、與第一高速收發(fā)器端口連接的第一HS收發(fā)連接器、與第二高速收發(fā)器端口連接的第二HS收發(fā)連接器、與電源連接的HS電源連接器，與控制端口連接的HS控制連接器，還包括第一IO端口以及與第一IO端口連接的第一LS收發(fā)連接器、第二IO端口以及與第二IO端口連接的第二LS收發(fā)連接器、與電源連接的LS電源連接器、用于切換控制信號的CPLD以及與CPLD的第二輸入端連接的LS電源連接器，且還要求各相應(yīng)連接器之間的信號定義相同，各相應(yīng)連接器之間的相對位置以及距離相同。

可見，當(dāng)數(shù)據(jù)傳輸?shù)乃俾试诟咚偈瞻l(fā)器的支持帶寬范圍內(nèi)時(shí)，可將HS電源連接器、第一HS收發(fā)連接器、第二HS收發(fā)連接器以及HS控制連接器接入背板來實(shí)現(xiàn)高速數(shù)據(jù)傳輸，當(dāng)數(shù)據(jù)傳輸?shù)乃俾试诳偩€支持的最低速率和高速收發(fā)器的最低速率之間時(shí)，可將LS電源連接器、第一LS收發(fā)連接器、第二LS收發(fā)連接器以及LS控制連接器工作接入背板來實(shí)現(xiàn)低速數(shù)據(jù)傳輸，本發(fā)明能夠使得高速收發(fā)器在總線支持的所有速率下工作，提高了FPGA板卡的整體性能。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對現(xiàn)有技術(shù)和實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明提供的一種FPGA板卡的結(jié)構(gòu)示意圖；

圖2為本發(fā)明提供的一種可切換高低速端口的FPGA板卡的結(jié)構(gòu)示意圖。

具體實(shí)施方式

本發(fā)明的核心是提供一種可切換高低速端口的FPGA板卡，能夠使得高速收發(fā)器在總線支持的所有速率下工作，提高了FPGA板卡的整體性能；本發(fā)明的另一核心是提供一種包括上述可切換高低速端口的FPGA板卡的服務(wù)器。

為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

請參照圖2，圖2為本發(fā)明提供的一種可切換高低速端口的FPGA板卡的結(jié)構(gòu)示意圖，該FPGA板卡包括：

設(shè)置有第一高速收發(fā)器端口、第二高速收發(fā)器端口以及控制端口的FPGA芯片、用于為FPGA芯片供電的電源、與第一高速收發(fā)器端口連接的第一HS收發(fā)連接器、與第二高速收發(fā)器端口連接的第二HS收發(fā)連接器、與電源連接的HS電源連接器，與控制端口連接的HS控制連接器，F(xiàn)PGA板卡還包括：

第一IO端口1以及與第一IO端口1連接的第一LS收發(fā)連接器2，第一LS收發(fā)連接器2與第一HS收發(fā)連接器間的信號定義相同；

第二IO端口3以及與第二IO端口3連接的第二LS收發(fā)連接器4，第二LS收發(fā)連接器4與第二HS收發(fā)連接器間的信號定義相同；

作為優(yōu)選地，第一IO端口1和第二IO端口3以差分對的形式傳輸信號。

可以理解的是，現(xiàn)有技術(shù)中的一些FPGA芯片是沒有GPIO也即IO端口的，或者有的雖然有IO端口，但不是用來和外部總線進(jìn)行數(shù)據(jù)傳輸?shù)摹Ｒ虼?，如果改進(jìn)的FPGA芯片本身就有IO端口的話，則直接利用已有的在數(shù)據(jù)傳輸時(shí)閑置的IO端口，如果沒有的話，可以專門設(shè)置兩個(gè)IO端口。與電源連接的LS電源連接器5，LS電源連接器5與HS電源連接器間信號定義相同；用于切換控制信號的CPLD 6以及與CPLD 6的第二輸入端連接的LS控制連接器7，CPLD 6的輸出端與控制端口連接，CPLD 6的第一輸入端與HS控制連接器連接，LS控制連接器7與HS控制連接器間的信號定義相同；

LS電源連接器5、第一LS收發(fā)連接器2、第二LS收發(fā)連接器4以及LS控制連接器7分別一一對應(yīng)地位于HS電源連接器、第一HS收發(fā)連接器、第二HS收發(fā)連接器以及HS控制連接器的同一側(cè)且間隔相同的距離。

綜上，本申請將FPGA的高速收發(fā)器與低速GPIO端口分別連接到連接器，且進(jìn)行相同信號的定義。通過選擇將連接高速收發(fā)器的HS連接器或者將連接到低速GPIO的LS連接器插入背板，來選擇FPGA連接高速總線工作在高速、低速時(shí)的兩種情況。

在本申請中，還需要分別對HS電源連接器和HS控制連接器分別進(jìn)行冗余設(shè)計(jì)。

HS電源連接器的冗余則通過直接復(fù)制，而HS控制連接器的冗余則通過CPLD 6(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)芯片來進(jìn)行切換選擇。

作為優(yōu)選地，F(xiàn)PGA芯片為10AX115系列的FPGA芯片。

作為優(yōu)選地，F(xiàn)PGA芯片中的高速收發(fā)器支持的帶寬范圍為1GT/s-17.4GT/s。

當(dāng)然，這里的FPGA還可以為其他類型的芯片，本發(fā)明在此不做特別的限定，根據(jù)實(shí)際情況來定。

下面以FPGA連接英特爾CPU的UPI(ultra path interconnect)總線為例，但不僅僅局限于該總線。UPI總線支持的最低速率為0.1GT/s，最高為11.2GT/s，圖2示中的FPGA以Alter公司的10AX115系列某芯片為例，該芯片的高速收發(fā)器支持的帶寬范圍是1GT/s-17.4GT/s?？梢姡揊PGA的高速收發(fā)器在連接到UPI總線時(shí)，在UPI總線速率為0.1GT/s-1GT/s時(shí)則不能正常工作。

如圖2所示，本發(fā)明采用用FPGA芯片的高速收發(fā)器連接UPI總線速率在1GT/s-11.2GT/s時(shí)的使用場景，使用FPGA的GPIO以輸出查分對的形式連接UPI總線速率在0.1GT/s-1GT/s時(shí)的使用場景。本發(fā)明中的硬件設(shè)計(jì)方案是將FPGA的高速收發(fā)器信號通過第一HS收發(fā)連接器和第二HS收發(fā)連接器連接到FPGA板卡的背板上的連接器，同時(shí)將FPGA的第一IO端口1和第二IO端口3以差分對形式連接到背板上的連接器，其中，第一LS收發(fā)連接器2與第一HS收發(fā)連接器間的信號定義相同、第二LS收發(fā)連接器4與第二HS收發(fā)連接器間的信號定義相同。同樣LS電源連接器5與HS電源連接器間信號定義相同，連接到電源模塊的兩個(gè)連接器彼此間信號定義相同。LS控制連接器7與HS控制連接器間的信號定義相同。

在背板的設(shè)計(jì)中，如圖2所示，分別有四個(gè)連接器從左到右依次連接FPGA板卡的電源連接器、第一高速收發(fā)連接器、第二高速收發(fā)連接器、控制連接器。

當(dāng)UPI總線工作速率在1GT/s-11.2GT/s時(shí)，將FPGA板卡標(biāo)記為“HS”的連接器接入背板，此時(shí)UPI總線連接到FPGA芯片的高速收發(fā)器；當(dāng)UPI總線工作速率在0.1GT/s-1GT/s時(shí)，將FPGA標(biāo)記為“LS”的連接器接入到背板，此時(shí)UPI總線連接到FPGA芯片的低速GPIO。即通過將FPGA板卡左右移動分別接入“HS”、“LS”連接器來選擇UPI總線工作在高、低速的不同情況。

FPGA板卡與背板連接的控制信號，則通過CPLD 6來進(jìn)行切換。CPLD 6將連接到HS控制連接器與連接到LS控制連接器7的信號在板卡進(jìn)行高、低速切換時(shí)進(jìn)行邏輯上的選擇，然后發(fā)送到FPGA芯片。

本發(fā)明提供了一種可切換高低速端口的FPGA板卡，該FPGA板卡除了包括設(shè)置有第一高速收發(fā)器端口、第二高速收發(fā)器端口以及控制端口的FPGA芯片、用于為FPGA芯片供電的電源、與第一高速收發(fā)器端口連接的第一HS收發(fā)連接器、與第二高速收發(fā)器端口連接的第二HS收發(fā)連接器、與電源連接的HS電源連接器，與控制端口連接的HS控制連接器，還包括第一IO端口以及與第一IO端口連接的第一LS收發(fā)連接器、第二IO端口以及與第二IO端口連接的第二LS收發(fā)連接器、與電源連接的LS電源連接器、用于切換控制信號的CPLD以及與CPLD的第二輸入端連接的LS電源連接器，且還要求各相應(yīng)連接器之間的信號定義相同，各相應(yīng)連接器之間的相對位置以及距離相同。

可見，當(dāng)數(shù)據(jù)傳輸?shù)乃俾试诟咚偈瞻l(fā)器的支持帶寬范圍內(nèi)時(shí)，可將HS電源連接器、第一HS收發(fā)連接器、第二HS收發(fā)連接器以及HS控制連接器接入背板來實(shí)現(xiàn)高速數(shù)據(jù)傳輸，當(dāng)數(shù)據(jù)傳輸?shù)乃俾试诳偩€支持的最低速率和高速收發(fā)器的最低速率之間時(shí)，可將LS電源連接器、第一LS收發(fā)連接器、第二LS收發(fā)連接器以及LS控制連接器工作接入背板來實(shí)現(xiàn)低速數(shù)據(jù)傳輸，本發(fā)明能夠使得高速收發(fā)器在總線支持的所有速率下工作，提高了FPGA板卡的整體性能。

為解決上述技術(shù)問題，本發(fā)明還提供了一種服務(wù)器，包括設(shè)置有電源連接器、第一收發(fā)連接器、第二收發(fā)連接器以及控制收發(fā)器的背板、總線以及CPU，背板通過總線與CPU進(jìn)行數(shù)據(jù)傳輸，還包括如上述的可切換高低速端口的FPGA板卡。

作為優(yōu)選地，總線為UPI總線。

當(dāng)然，這里的總線還可以為其他類型的總線，根據(jù)實(shí)際情況來定。

另外，對于本發(fā)明提供的服務(wù)器中的FPGA板卡的介紹請參照上述實(shí)施例，本發(fā)明在此不再贅述。

需要說明的是，在本說明書中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個(gè)……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。

對所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實(shí)施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其他實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。