本實(shí)用新型涉及電子通信技術(shù)領(lǐng)域，具體的涉及一種基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板。

背景技術(shù)：

隨著電子通信的大力發(fā)展，數(shù)據(jù)處理板日新月異，隨著AMC.0連接器的推廣及應(yīng)用，對(duì)數(shù)據(jù)處理板提出了更高的要求，目前基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板傳輸速度及轉(zhuǎn)換能力欠佳，有待更一步開發(fā)。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)存在的問題，本實(shí)用新型在現(xiàn)有技術(shù)基礎(chǔ)之上作進(jìn)一步改進(jìn)，本實(shí)用新型涉及一種基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板，本實(shí)用新型集成P2020處理器與SRIO交換模塊，提高了基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板的數(shù)據(jù)傳輸及交換能力。

本實(shí)用新型通過以下技術(shù)方案實(shí)現(xiàn)上述實(shí)用新型目的。

一種基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板，包括電源模塊、智能管理單元、處理器單元、邏輯單元、SRIO交換模塊和千兆以太網(wǎng)交換模塊，所述電源模塊用于向整板供電，所述智能管理單元與處理器單元通信連接，所述邏輯單元通過SRIO交換模塊與處理器單元連接，處理器單元還與千兆以太網(wǎng)交換模塊連接；

所述處理器單元包括一個(gè)freescale公司生產(chǎn)的P2020處理器，所述P2020處理器外接64位DDR3 SDRAM，所述DDR3 SDRAM由4片512MBx16的DDR3 SDRAM芯片組成，P2020處理器還通過Local Bus并采用CPLD邏輯方式連接3塊FLASH芯片，3塊FLASH芯片分別是：位寬為16位的2MB NOR Flash，位寬為16位的64MB NOR Flash，2GB NAND Flash。由于P2020的Local Bus是數(shù)據(jù)地址復(fù)用總線，需要使用膠聯(lián)邏輯器件來分離數(shù)據(jù)和地址。故將P2020的Local Bus連接到CPLD。Flash的數(shù)據(jù)線和地址線也接到CPLD。采用CPLD邏輯的方式將P2020和Flash器件連接起來。

P2020處理器的2個(gè)SerDes lane與SRIO交換模塊連接，P2020處理器的第0網(wǎng)絡(luò)以GMII方式外接千兆以太網(wǎng)PHY芯片，經(jīng)網(wǎng)絡(luò)變壓器連接到了ADF連接器。第1個(gè)網(wǎng)絡(luò)以以GMII方式連接到了千兆以太網(wǎng)交換芯片。第2個(gè)網(wǎng)絡(luò)控制器采用SerDes lane方式接到了千兆以太網(wǎng)交換芯片。

進(jìn)一步的，所述智能管理單元包括Microsemiconductor公司生產(chǎn)的A2F200芯片。A2F200芯片內(nèi)部集成微控制器子系統(tǒng)、FPGA、可編程模擬前端、模擬計(jì)算引擎。其中微控制器子系統(tǒng)為100MHz 32位的ARM Cortex-M3硬核，256KB Flash，64KB RAM，多級(jí)AHB總線，集成接口形式為RMII的10/100M以太網(wǎng)MAC，2個(gè)I2C控制器，2個(gè)UART控制器，2個(gè)SPI控制器，2個(gè)32位的定時(shí)器，32位的看門狗定時(shí)器，8通道的DMA控制器等資源。FPGA資源有20萬門，4068個(gè)D觸發(fā)器，8個(gè)RAM塊，每個(gè)RAM塊4608bits?？删幊棠M部分有2個(gè)ADC和2個(gè)DAC，4個(gè)SCB，復(fù)用的8個(gè)比較器、4個(gè)電流監(jiān)視器、4個(gè)溫度監(jiān)控器和8個(gè)雙極高電壓監(jiān)視器。

進(jìn)一步的，所述SRIO交換模塊包括CPS1616 SRIO交換芯片，CPS1616內(nèi)部含有16個(gè)SRIO lane，集成16個(gè)SRIO控制器，可靈活配置。外部參考時(shí)鐘采用156.25MHz的差分晶振輸入。CPS1616 SRIO交換芯片的前8個(gè)lane中，0-1連接XMC，2-3連接AMC，4-5連接P2020處理器，6-7連接邏輯單元。

進(jìn)一步的，所述千兆以太網(wǎng)交換模塊包括以太網(wǎng)交換芯片88E6131。88E6131有8個(gè)千兆以太網(wǎng)交換端口，其中3個(gè)端口集成了千兆以太網(wǎng)PHY模塊；1個(gè)端口為并行MAC端口，可外接多種接口形式的百兆/千兆PHY芯片；4個(gè)端口為SerDes接口，可接SerDes接口的PHY芯片或MAC芯片。

進(jìn)一步的，所述邏輯單元包括一個(gè)FPGA芯片，所述FPGA芯片為Xilinx公司的XC5VSX95T芯片，F(xiàn)PGA芯片與P2020處理器通過16位總線連接，F(xiàn)PGA芯片作為RAM掛接在POWER PC的BUS上（包括數(shù)據(jù)、地址、控制線、中斷）；用FPGA芯片實(shí)現(xiàn)1路1x SRIO，與SRIO交換芯片連接；P2020連接器具有大量的GPIO口，包括中斷，都連到了FPGA芯片上；FPGA芯片通過OC門電路，控制參數(shù)卡的復(fù)位引腳RESET。

進(jìn)一步的，上述基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板還包括參數(shù)單元，所述參數(shù)單元的兩個(gè)串口通過電平轉(zhuǎn)換將TTL電平轉(zhuǎn)換為LVCMOS后，與FPGA芯片連接，F(xiàn)PGA通過OC門電路，控制參數(shù)卡的復(fù)位引腳RESET。

進(jìn)一步的，所述電源模塊包括Linera公司的開關(guān)電源芯片LTC3773，所述開關(guān)電源芯片LTC3773提供3.3V的輔助供電電壓和12V的整板供電電壓，其中輔助供電電壓用于智能管理單元供電。LTC3773有3路PWM輸出，加上外圍的MOSFET和電感可輸出3路低電壓，但是LTC3773的最高輸入電壓為7V，故需要主電源轉(zhuǎn)一路較低電壓品種輸出。本方案中選擇這擋電壓為5.0V。LTC3773采用5.0V電源供電，外接MOSFET和電感輸出3種電壓，共采用2片LTC3773，對(duì)外輸出1.0V、1.5V、1.2V、1.05V、1.25V、3.3V電壓，采用TPS5430來轉(zhuǎn)換時(shí)輸出2.5V的電壓，5.0V電源通過LDO芯片再轉(zhuǎn)一路3.3V低紋波的電源提供給時(shí)鐘緩沖器AD9522-4，用LDO芯片（TPS78601）將LTC3773輸出的3.3V轉(zhuǎn)換成1.9V輸出。

進(jìn)一步的，上述基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板還包括復(fù)位模塊，復(fù)位模塊采用一片可編程邏輯器件CPLD，復(fù)位的時(shí)間可通過編寫CPLD的代碼來進(jìn)行，方便靈活，利于調(diào)試。

進(jìn)一步的，上述基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板還包括時(shí)鐘模塊，所述時(shí)鐘模塊向SRIO交換模塊提供125MHz差分參考時(shí)鐘。本方案中采用2.048MHz的1單端晶振來產(chǎn)生125MHz的差分時(shí)鐘，通過2個(gè)2選1的差分復(fù)用扇出時(shí)鐘buffer來實(shí)現(xiàn)3選1。然后接入1片AD9522-4（PLL），進(jìn)行倍頻/分頻，輸出5路SRIO的125MHz差分參考時(shí)鐘，其中AMC連接器1路，F(xiàn)PGA 2路，PowerPC 1路，還有1路輸出到倍頻buffer產(chǎn)生156.25MHz的參考時(shí)鐘送入SRIO交換芯片；采用1顆單端晶振來產(chǎn)生2.048MHz的單端時(shí)鐘，并通過ICS525-01RI進(jìn)行倍頻扇出，需要的倍頻數(shù)有該buffer的輸入控制管腳來配置；采用1顆單端晶振來產(chǎn)生100MHz的單端時(shí)鐘，采用1顆單端晶振來產(chǎn)生25MHz的單端時(shí)鐘。這兩路單端時(shí)鐘連接到IDT49FCT3805APYI，分別扇出4路100MHz的時(shí)鐘和5路25MHz的時(shí)鐘。

進(jìn)一步的，上述基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板還包括擴(kuò)展模塊，所述擴(kuò)展模塊包括DSP子板和接口子板，護(hù)展子模塊接口由2個(gè)XMC連接器和1個(gè)ERF8-060-05.0-L-DV-TR連接器組成。FPGA芯片和DSP子板（TMS320C6457）之間通過32位的EMIFA進(jìn)行數(shù)據(jù)通信（包括數(shù)據(jù)、地址、控制線、中斷）；FPGA芯片通過OC門電路，控制接口子板上的音頻控制信號(hào)，接口子板的秒脈沖（上升時(shí)間~1us）送FPGA的時(shí)鐘IO口，給金手指的自定義pin。

本實(shí)用新型與現(xiàn)有技術(shù)相比，至少具有以下益效果：

（1）本實(shí)用新型通過P2020處理器提高了數(shù)據(jù)處理能力，結(jié)合SRIO交換模塊和千兆以太網(wǎng)交換模塊，增加了信號(hào)交換速度。

（2）本實(shí)用新型中P2020處理器外接4片64位的512MBx16的DDR3 SDRAM芯片以及3片F(xiàn)LASH，使本實(shí)用新型具備較強(qiáng)的數(shù)據(jù)存儲(chǔ)性能，有助于強(qiáng)化P2020的處據(jù)處理及傳輸能力。

（3）本實(shí)用新型時(shí)鐘模塊通過4顆晶振，為各模塊提供各自所需時(shí)鐘脈沖，提高了本實(shí)用新型的可控制性。

附圖說明

此處所說明的附圖用來提供對(duì)本實(shí)用新型實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本實(shí)用新型實(shí)施例的限定。在附圖中：

圖1為本實(shí)用新型的原理框圖；

圖2為本實(shí)用新型中SRIO交換模塊連接圖；

圖3為本實(shí)用新型中千兆以太網(wǎng)交換模塊連接圖。

具體實(shí)施方式

為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說明，本實(shí)用新型的示意性實(shí)施方式及其說明僅用于解釋本實(shí)用新型，并不作為對(duì)本實(shí)用新型的限定。

實(shí)施例1：

如圖1所示，一種基于標(biāo)準(zhǔn)AMC平臺(tái)的數(shù)據(jù)處理板，包括電源模塊、智能管理單元、處理器單元、邏輯單元、SRIO交換模塊和千兆以太網(wǎng)交換模塊，電源模塊用于向整板供電，智能管理單元與處理器單元通信連接，邏輯單元通過SRIO交換模塊與處理器單元連接，處理器單元還與千兆以太網(wǎng)交換模塊連接；

處理器單元包括一個(gè)freescale公司生產(chǎn)的P2020處理器， P2020處理器外接64位DDR3 SDRAM， DDR3 SDRAM由4片512MBx16的DDR3 SDRAM芯片組成，P2020處理器還通過Local Bus并采用CPLD邏輯方式連接3塊FLASH芯片，3塊FLASH芯片分別是：位寬為16位的2MB NOR Flash，位寬為16位的64MB NOR Flash，2GB NAND Flash。由于P2020的Local Bus是數(shù)據(jù)地址復(fù)用總線，需要使用膠聯(lián)邏輯器件來分離數(shù)據(jù)和地址。故將P2020的Local Bus連接到CPLD。Flash的數(shù)據(jù)線和地址線也接到CPLD。采用CPLD邏輯的方式將P2020和Flash器件連接起來。本實(shí)用新型通過P2020處理器提高了數(shù)據(jù)處理能力，結(jié)合SRIO交換模塊和千兆以太網(wǎng)交換模塊，增加了信號(hào)交換速度。P2020處理器外接4片64位的512MBx16的DDR3 SDRAM芯片以及3片F(xiàn)LASH，使本實(shí)用新型具備較強(qiáng)的數(shù)據(jù)存儲(chǔ)性能，有助于強(qiáng)化P2020的處據(jù)處理及傳輸能力。

P2020處理器的2個(gè)SerDes lane與SRIO交換模塊連接，P2020處理器的第0網(wǎng)絡(luò)以GMII方式外接千兆以太網(wǎng)PHY芯片，經(jīng)網(wǎng)絡(luò)變壓器連接到了ADF連接器。第1個(gè)網(wǎng)絡(luò)以以GMII方式連接到了千兆以太網(wǎng)交換芯片。第2個(gè)網(wǎng)絡(luò)控制器采用SerDes lane方式接到了千兆以太網(wǎng)交換芯片。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中智能管理單元包括Microsemiconductor公司生產(chǎn)的A2F200芯片。A2F200芯片內(nèi)部集成微控制器子系統(tǒng)、FPGA、可編程模擬前端、模擬計(jì)算引擎。其中微控制器子系統(tǒng)為100MHz 32位的ARM Cortex-M3硬核，256KB Flash，64KB RAM，多級(jí)AHB總線，集成接口形式為RMII的10/100M以太網(wǎng)MAC，2個(gè)I2C控制器，2個(gè)UART控制器，2個(gè)SPI控制器，2個(gè)32位的定時(shí)器，32位的看門狗定時(shí)器，8通道的DMA控制器等資源。FPGA資源有20萬門，4068個(gè)D觸發(fā)器，8個(gè)RAM塊，每個(gè)RAM塊4608bits?？删幊棠M部分有2個(gè)ADC和2個(gè)DAC，4個(gè)SCB，復(fù)用的8個(gè)比較器、4個(gè)電流監(jiān)視器、4個(gè)溫度監(jiān)控器和8個(gè)雙極高電壓監(jiān)視器。

實(shí)施例3：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1和圖2所示，在本實(shí)施例中SRIO交換模塊包括CPS1616 SRIO交換芯片，CPS1616內(nèi)部含有16個(gè)SRIO lane，集成16個(gè)SRIO控制器，可靈活配置。外部參考時(shí)鐘采用156.25MHz的差分晶振輸入。CPS1616 SRIO交換芯片的前8個(gè)lane中，0-1連接XMC，2-3連接AMC，4-5連接P2020處理器，6-7連接邏輯單元。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1和圖3所示，在本實(shí)施例中千兆以太網(wǎng)交換模塊包括以太網(wǎng)交換芯片88E6131。88E6131有8個(gè)千兆以太網(wǎng)交換端口，其中3個(gè)端口集成了千兆以太網(wǎng)PHY模塊；1個(gè)端口為并行MAC端口，可外接多種接口形式的百兆/千兆PHY芯片；4個(gè)端口為SerDes接口，可接SerDes接口的PHY芯片或MAC芯片。

實(shí)施例5：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，結(jié)合圖1、圖2和圖3所示，在本實(shí)施例中邏輯單元包括一個(gè)FPGA芯片，所述FPGA芯片為Xilinx公司的XC5VSX95T芯片，F(xiàn)PGA芯片與P2020處理器通過16位總線連接，F(xiàn)PGA芯片作為RAM掛接在POWER PC的BUS上（包括數(shù)據(jù)、地址、控制線、中斷）；用FPGA芯片實(shí)現(xiàn)1路1x SRIO，與SRIO交換芯片連接；P2020連接器具有大量的GPIO口，包括中斷，都連到了FPGA芯片上；FPGA芯片通過OC門電路，控制參數(shù)卡的復(fù)位引腳RESET。

實(shí)施例6：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，在本實(shí)施例中所述電源模塊包括Linera公司的開關(guān)電源芯片LTC3773，所述開關(guān)電源芯片LTC3773提供3.3V的輔助供電電壓和12V的整板供電電壓，其中輔助供電電壓用于智能管理單元供電。LTC3773有3路PWM輸出，加上外圍的MOSFET和電感可輸出3路低電壓，但是LTC3773的最高輸入電壓為7V，故需要主電源轉(zhuǎn)一路較低電壓品種輸出。本方案中選擇這擋電壓為5.0V。LTC3773采用5.0V電源供電，外接MOSFET和電感輸出3種電壓，共采用2片LTC3773，對(duì)外輸出1.0V、1.5V、1.2V、1.05V、1.25V、3.3V電壓，采用TPS5430來轉(zhuǎn)換時(shí)輸出2.5V的電壓，5.0V電源通過LDO芯片再轉(zhuǎn)一路3.3V低紋波的電源提供給時(shí)鐘緩沖器AD9522-4，用LDO芯片（TPS78601）將LTC3773輸出的3.3V轉(zhuǎn)換成1.9V輸出。

實(shí)施例7：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，結(jié)合結(jié)合圖1、圖2和圖3所示，在本實(shí)施例中本實(shí)用新型還包括參數(shù)單元和復(fù)位模塊，參數(shù)單元的兩個(gè)串口通過電平轉(zhuǎn)換將TTL電平轉(zhuǎn)換為LVCMOS后，與FPGA芯片連接，F(xiàn)PGA通過OC門電路，控制參數(shù)卡的復(fù)位引腳RESET。復(fù)位模塊采用一片可編程邏輯器件CPLD，復(fù)位的時(shí)間可通過編寫CPLD的代碼來進(jìn)行，方便靈活，利于調(diào)試。

實(shí)施例8：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，結(jié)合結(jié)合圖1、圖2和圖3所示，在本實(shí)施例中本實(shí)用新型還包括時(shí)鐘模塊，所述時(shí)鐘模塊向SRIO交換模塊提供125MHz差分參考時(shí)鐘。本方案中采用2.048MHz的1單端晶振來產(chǎn)生125MHz的差分時(shí)鐘，通過2個(gè)2選1的差分復(fù)用扇出時(shí)鐘buffer來實(shí)現(xiàn)3選1。然后接入1片AD9522-4（PLL），進(jìn)行倍頻/分頻，輸出5路SRIO的125MHz差分參考時(shí)鐘，其中AMC連接器1路，F(xiàn)PGA 2路，PowerPC 1路，還有1路輸出到倍頻buffer產(chǎn)生156.25MHz的參考時(shí)鐘送入SRIO交換芯片；采用1顆單端晶振來產(chǎn)生2.048MHz的單端時(shí)鐘，并通過ICS525-01RI進(jìn)行倍頻扇出，需要的倍頻數(shù)有該buffer的輸入控制管腳來配置；采用1顆單端晶振來產(chǎn)生100MHz的單端時(shí)鐘，采用1顆單端晶振來產(chǎn)生25MHz的單端時(shí)鐘。這兩路單端時(shí)鐘連接到IDT49FCT3805APYI，分別扇出4路100MHz的時(shí)鐘和5路25MHz的時(shí)鐘。

實(shí)施例8：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，結(jié)合結(jié)合圖1、圖2和圖3所示，在本實(shí)施例中本實(shí)用新型還包括擴(kuò)展模塊，所述擴(kuò)展模塊包括DSP子板和接口子板，護(hù)展子模塊接口由2個(gè)XMC連接器和1個(gè)ERF8-060-05.0-L-DV-TR連接器組成。FPGA芯片和DSP子板（TMS320C6457）之間通過32位的EMIFA進(jìn)行數(shù)據(jù)通信（包括數(shù)據(jù)、地址、控制線、中斷）；FPGA芯片通過OC門電路，控制接口子板上的音頻控制信號(hào)，接口子板的秒脈沖（上升時(shí)間~1us）送FPGA的時(shí)鐘IO口，給金手指的自定義pin。

如上所述，可較好的實(shí)施本實(shí)用新型。