本發(fā)明涉及空間用的電子設(shè)備的計(jì)算機(jī)裝置，特別涉及一種低成本高性能空間用計(jì)算機(jī)。

背景技術(shù)：

空間用計(jì)算機(jī)在航天器的姿軌控制、數(shù)據(jù)處理、有效載荷等領(lǐng)域有著廣泛的應(yīng)用，隨著衛(wèi)星的小型化、綜合化、一體化以及商用化的發(fā)展，空間用計(jì)算機(jī)需要實(shí)現(xiàn)越來越多的功能。因此，對(duì)空間用的計(jì)算機(jī)的數(shù)據(jù)處理能力、數(shù)據(jù)吞吐量、功耗、成本、對(duì)外接口的豐富程度等方面提出了越來越高的要求。目前常用的空間用計(jì)算機(jī)往往無(wú)法滿足該些越來越高的要求。此外，考慮到復(fù)雜的空間環(huán)境，空間用的計(jì)算機(jī)系統(tǒng)還必須具備較高的可靠性和抗單粒子能力。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種低成本高性能空間用計(jì)算機(jī)，以解決現(xiàn)有的空間用計(jì)算機(jī)一般不能良好地滿足現(xiàn)有的空間應(yīng)用中對(duì)空間用的計(jì)算機(jī)的數(shù)據(jù)處理能力、數(shù)據(jù)吞吐量、功耗、成本、對(duì)外接口的豐富程度等方面所提出的高要求的問題。

本發(fā)明的第二目的在于提供一種低成本高性能空間用計(jì)算機(jī)，以解決現(xiàn)有的高性能計(jì)算機(jī)不適用于復(fù)雜的空間環(huán)境，由于不具備較高的可靠性和抗單粒子能力不能直接用于空間應(yīng)用中的問題。

為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種低成本高性能空間用計(jì)算機(jī)，其特征在于，包括：三個(gè)運(yùn)行模塊、仲裁及總線拓展fpga、pcie總線交換芯片及千兆網(wǎng)總線交換芯片，

其中，每個(gè)運(yùn)行模塊包括：雙核cpu，用于執(zhí)行系統(tǒng)運(yùn)算，具有ecc糾錯(cuò)功能；動(dòng)態(tài)存儲(chǔ)器，用于為所述雙核cpu提供工作內(nèi)存，以及配合所述雙核cpu進(jìn)行單比特糾錯(cuò)；程序存儲(chǔ)器，用于存儲(chǔ)所述雙核cpu的執(zhí)行程序，以及配合所述雙核cpu進(jìn)行單比特糾錯(cuò)；

所述仲裁及總線拓展fpga用于根據(jù)所述雙核cpu的工作信息確定計(jì)算機(jī)的冗余模式；所述pcie總線交換芯片用于將來自3個(gè)雙核cpu的pcie總線集中到一個(gè)對(duì)外pcie總線接口；所述千兆網(wǎng)總線交換芯片用于將來自3個(gè)雙核cpu的千兆網(wǎng)接口集中到一個(gè)對(duì)外千兆網(wǎng)接口。

較佳地，所述雙核cpu采用雙核arm-cortex-a7架構(gòu)，主頻最高為1ghz，運(yùn)算能力最大為4000mips，具備浮點(diǎn)運(yùn)算能力，且該雙核cpu內(nèi)部的緩存具備ecc糾錯(cuò)功能。

較佳地，所述雙核cpu的芯片的內(nèi)置外設(shè)接口包括：i2c、uart、can、spi、i2s。

較佳地，三個(gè)運(yùn)行模塊的雙核cpu之間采用usb總線連接，正常情況下，三個(gè)雙核cpu運(yùn)行相同的程序，每個(gè)雙核cpu通過所述usb總線獲取另外兩個(gè)雙核cpu的程序運(yùn)行結(jié)果，每個(gè)雙核cpu通過三取二表決獲取運(yùn)行結(jié)果，三個(gè)雙核cpu的運(yùn)行結(jié)果再進(jìn)行最終的三取二表決獲得最終運(yùn)行結(jié)果；當(dāng)三個(gè)運(yùn)行模塊中的一個(gè)或兩個(gè)故障時(shí)，計(jì)算機(jī)對(duì)應(yīng)降級(jí)為具有雙運(yùn)算模塊的雙機(jī)模式或具有單運(yùn)行模塊的單機(jī)模式。

較佳地，所述動(dòng)態(tài)存儲(chǔ)器采用ddr4sdram，所述ddr4sdram通過獨(dú)立的ram總線與所述雙核cpu通信，數(shù)據(jù)吞吐量最高為1600mt/s，以及配合所述雙核cpu的ecc糾錯(cuò)功能進(jìn)行單比特糾錯(cuò)。

較佳地，所述程序存儲(chǔ)器采用nandflash，所述nandflash與所述雙核cpu通信，通過配合所述雙核cpu的ecc糾錯(cuò)功能進(jìn)行單比特糾錯(cuò)。

較佳地，所述雙核cpu通過hdlc低速時(shí)分串行總線與所述仲裁及總線拓展fpga通信，所述仲裁及總線拓展fpga也通過hdlc低速時(shí)分串行總線與計(jì)算機(jī)外部通信，最高時(shí)鐘為25mhz。

較佳地，所述對(duì)外pcie總線接口的最高速度為2.5gt/s；所述對(duì)外千兆網(wǎng)接口的最高速度為1.25gbps。

較佳地，所述仲裁及總線拓展fpga為反熔絲fpga，用于對(duì)三個(gè)運(yùn)行模塊的雙核cpu的工作狀態(tài)進(jìn)行判決，判斷其工作狀態(tài)，以確定計(jì)算機(jī)的冗余模式及對(duì)故障的雙核cpu進(jìn)行復(fù)位或隔離。

較佳地，計(jì)算機(jī)對(duì)外高低速總線均采用雙總線冗余的形式。

本發(fā)明提供的空間用計(jì)算機(jī)，由于采取上述的低成本高性能方案，利用3片高性能低成本商用雙核cpu組網(wǎng)工作，并采用多種措施提高系統(tǒng)在復(fù)雜空間環(huán)境下的可靠性，取得了如下有益效果：

1.cpu主頻高,運(yùn)算能力強(qiáng)，還具備浮點(diǎn)運(yùn)算能力，內(nèi)部cache具備ecc糾錯(cuò)功能，無(wú)需增加而外硬件資源即可糾正單比特錯(cuò)誤，能夠有效對(duì)抗單粒子效應(yīng)。外設(shè)豐富，具備i2c、uart、can、spi、i2s等外設(shè)接口；

2.三機(jī)組網(wǎng)架構(gòu)，cpu間采用usb總線連接，吞吐量高，接口簡(jiǎn)單；

3.整機(jī)對(duì)外具備雙高低速串行總線(pcie、千兆網(wǎng)、hdlc時(shí)分總線)，既減少了對(duì)外節(jié)點(diǎn)，又確保了信號(hào)質(zhì)量和帶寬。

附圖說明

圖1為本發(fā)明優(yōu)選實(shí)施例提供的空間用計(jì)算機(jī)組成結(jié)構(gòu)圖。

具體實(shí)施方式

以下將結(jié)合本發(fā)明的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整的描述和討論，顯然，這里所描述的僅僅是本發(fā)明的一部分實(shí)例，并不是全部的實(shí)例，基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明的保護(hù)范圍。

為適應(yīng)衛(wèi)星的小型化、綜合化、一體化、商用化的發(fā)展，空間用計(jì)算機(jī)需要更強(qiáng)的數(shù)據(jù)處理能力、更高的數(shù)據(jù)吞吐量、更高豐富的對(duì)外接口、更低的單位功耗和成本，同時(shí)還須具備較高的可靠性和抗單粒子能力。本發(fā)明能夠滿足空間用計(jì)算機(jī)的處理需求，并適應(yīng)復(fù)雜的空間環(huán)境。

為了便于對(duì)本發(fā)明實(shí)施例的理解，下面將結(jié)合附圖以具體實(shí)施例為例對(duì)本發(fā)明的空間用計(jì)算機(jī)作進(jìn)一步的解釋說明，且各個(gè)實(shí)施例不構(gòu)成對(duì)本發(fā)明實(shí)施方式的限定。

如圖1所示，本實(shí)施例提供了一種低成本高性能空間用計(jì)算機(jī)，該計(jì)算機(jī)包括：三個(gè)運(yùn)行模塊分別為10、20、30、仲裁及總線拓展fpga40、pcie總線交換芯片50及千兆網(wǎng)總線交換芯片60，

其中，運(yùn)行模塊10包括雙核cpu11、動(dòng)態(tài)存儲(chǔ)器12及程序存儲(chǔ)器13，對(duì)應(yīng)地，運(yùn)行模塊20包括雙核cpu21、動(dòng)態(tài)存儲(chǔ)器22及程序存儲(chǔ)器23，運(yùn)行模塊30包括雙核cpu31、動(dòng)態(tài)存儲(chǔ)器32及程序存儲(chǔ)器33。其中，在每個(gè)運(yùn)行模塊中，雙核cpu用于執(zhí)行系統(tǒng)運(yùn)算，具有ecc糾錯(cuò)功能；動(dòng)態(tài)存儲(chǔ)器用于為所述雙核cpu提供工作內(nèi)存，以及配合所述雙核cpu進(jìn)行單比特糾錯(cuò)；程序存儲(chǔ)器用于存儲(chǔ)雙核cpu的執(zhí)行程序，以及配合雙核cpu進(jìn)行單比特糾錯(cuò)。

而仲裁及總線拓展fpga40用于根據(jù)各個(gè)運(yùn)行模塊中的雙核cpu的工作信息確定計(jì)算機(jī)的冗余模式；pcie總線交換芯片50(pcieswitch)用于將來自3個(gè)雙核cpu的pcie總線集中到一個(gè)對(duì)外pcie總線接口，其數(shù)量為兩個(gè)；千兆網(wǎng)總線交換芯片60(ethernetswitch)用于將來自3個(gè)雙核cpu的千兆網(wǎng)接口集中到一個(gè)對(duì)外千兆網(wǎng)接口，其數(shù)量為兩個(gè)。

具體地，本實(shí)施例中的雙核cpu采用高性能低成本商用雙核arm-cortex-a7架構(gòu)，主頻高，最高可達(dá)1ghz，運(yùn)算能力強(qiáng)(最大為4000mips)，具備浮點(diǎn)運(yùn)算能力，且該計(jì)算機(jī)的雙核cpu的內(nèi)部cache(緩存)具備ecc糾錯(cuò)功能(ecc-errorcheckingandcorrecting，錯(cuò)誤檢查和糾正，是一種廣泛應(yīng)用于各種領(lǐng)域的計(jì)算機(jī)技術(shù)，是一種數(shù)據(jù)糾錯(cuò)技術(shù))，無(wú)需增加而外硬件資源即可糾正單比特錯(cuò)誤，能夠有效對(duì)抗單粒子效應(yīng)。該雙核cpu芯片外設(shè)豐富，芯片的內(nèi)置外設(shè)接口包括：i2c、uart、can、spi、i2s等。

再次參見圖1所示，在優(yōu)選實(shí)施例中上述的三個(gè)運(yùn)行模塊的雙核cpu之間采用usb總線連接，正常情況下，三個(gè)雙核cpu運(yùn)行相同的程序，每個(gè)雙核cpu通過所述usb總線獲取另外兩個(gè)雙核cpu的程序運(yùn)行結(jié)果，每個(gè)雙核cpu通過三取二表決獲取運(yùn)行結(jié)果，三個(gè)雙核cpu的運(yùn)行結(jié)果再進(jìn)行最終的三取二表決獲得最終運(yùn)行結(jié)果；當(dāng)三個(gè)運(yùn)行模塊中的一個(gè)或兩個(gè)故障時(shí)，計(jì)算機(jī)對(duì)應(yīng)降級(jí)為具有雙運(yùn)算模塊的雙機(jī)模式或具有單運(yùn)行模塊的單機(jī)模式。

再次參見圖1所示，在優(yōu)選實(shí)施例中，上述的動(dòng)態(tài)存儲(chǔ)器采用ddr4sdram(edac)，作用是為cpu提供工作內(nèi)存，ddr4sdram通過獨(dú)立的ram總線與雙核cpu通信，數(shù)據(jù)吞吐量最高為1600mt/s，以及配合雙核cpu的ecc糾錯(cuò)功能進(jìn)行單比特糾錯(cuò)。

再次參見圖1所示，在優(yōu)選實(shí)施例中，上述的程序存儲(chǔ)器采用nandflash(edac)，作用是存儲(chǔ)cpu的執(zhí)行程序，nandflash與雙核cpu通信，通過配合雙核cpu的ecc糾錯(cuò)功能進(jìn)行單比特糾錯(cuò)。

進(jìn)一步地，參見圖1，本實(shí)施例中的雙核cpu通過hdlc低速時(shí)分串行總線與仲裁及總線拓展fpga通信，仲裁及總線拓展fpga為兩個(gè)，其也通過hdlc低速時(shí)分串行總線與計(jì)算機(jī)外部通信，最高時(shí)鐘為25mhz。

在優(yōu)選實(shí)施例中，對(duì)外pcie總線接口的最高速度為2.5gt/s；所述對(duì)外千兆網(wǎng)接口的最高速度為1.25gbps。

仲裁及總線拓展fpga為反熔絲fpga，用于對(duì)三個(gè)運(yùn)行模塊的雙核cpu的工作狀態(tài)進(jìn)行判決，判斷其工作狀態(tài)，以確定計(jì)算機(jī)的冗余模式及對(duì)故障的雙核cpu進(jìn)行復(fù)位或隔離。

計(jì)算機(jī)對(duì)外高低速總線均采用雙總線冗余的形式，以提高整機(jī)可靠性。

本發(fā)明的合理的cpu選擇及計(jì)算機(jī)架構(gòu)是空間用計(jì)算機(jī)的核心，本發(fā)明采用高性能低功耗的雙核商用cpu，內(nèi)部cache、外部sdram、flash具有ecc功能，能夠有效對(duì)抗單粒子翻轉(zhuǎn)；整機(jī)采用三機(jī)組網(wǎng)工作，cpu間采用usb總線進(jìn)行高速數(shù)據(jù)交互，提高了系統(tǒng)可靠性；對(duì)外采用雙冗余高/低速串行總線架構(gòu)，在吞吐量、對(duì)外接點(diǎn)數(shù)、接口復(fù)雜度間獲得了較好的均衡；通過cpu狀態(tài)監(jiān)測(cè)可以配置整機(jī)冗余模式，進(jìn)行必要的故障隔離。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何本領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，對(duì)本發(fā)明所做的變形或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述的權(quán)利要求的保護(hù)范圍為準(zhǔn)。