本發(fā)明涉及nfc芯片，更具體地，涉及一種用于nfc芯片的時鐘相位自校準電路及校準方法。

背景技術(shù)：

1、近年來，nfc（near?field?communication）設(shè)備被廣泛使用，nfc卡（picc）通過電感耦合與相應(yīng)的nfc閱讀器（pcd）設(shè)備之間進行通信。picc和pcd之間通訊的標準遵守iso/iec?14443協(xié)議。該協(xié)議定義了二者之間通訊的載波頻率為13.56mhz，數(shù)據(jù)傳輸使用13.56mhz/16的子載波頻率，picc由pcd的電場進行供電，且picc的時鐘由pcd發(fā)射的信號提供。

2、由于picc因內(nèi)部電路結(jié)構(gòu)延遲以及外部匹配電路和天線的容差，導(dǎo)致picc設(shè)備和pcd設(shè)備的時鐘信號可能存在一定程度的相位差。當picc設(shè)備時鐘相位和pcd設(shè)備采樣時鐘的相位差0°或180°時，pcd能夠采樣到最大振幅的picc信號，當picc設(shè)備時鐘相位和pcd設(shè)備采樣時鐘的相位差90°或者270°時，此時采樣的振幅甚至為0。為了保證正確的傳遞信息，相位差的變化應(yīng)在-30°~30°或150°~210°。

3、現(xiàn)有的實現(xiàn)方案是通過產(chǎn)生多路連續(xù)相位來進行調(diào)整，例如專利文獻cn115664626a所描述的一種時鐘相位確定方法。該方法在多路連續(xù)相位中選擇n路連續(xù)相位，并以n路連續(xù)相位中的每路相位對應(yīng)的時鐘作為采樣時鐘進行采樣，根據(jù)采樣得到的場強之間的關(guān)系以及各個場強與零值的關(guān)系，快速找到與理想時鐘匹配的場強。如圖1所示，該方法從中選取n路連續(xù)相位作為采樣時鐘的相位，分別采集這n路不同相位的采樣時鐘的接收場的場強，通過判斷這n個場強的大小是否滿足零值條件的所述目標場強，確定所述目標場強對應(yīng)的相位為近場通信裝置nfc的接收時鐘的相位。具體判斷方法為：如果所述n路連續(xù)相位對應(yīng)的n個場強的場強值遞增或者遞減，確定所述n路連續(xù)相位滿足預(yù)定條件，將所述n個場強中場強值與零值的差值最小的場強確定為所述目標場強，確定所述目標場強的相位為采樣時鐘相位。其關(guān)鍵點在于：n路相位對應(yīng)的n個場強值連續(xù)上升或下降，在其中找到場強更接近零值的目標相位的幾率更大，節(jié)省相位確定的時間。

4、然而，在出現(xiàn)n路相位對應(yīng)的n個場強值沒有連續(xù)上升和下降時，則會重新選取n路連續(xù)相位，循環(huán)并重復(fù)上述判斷接收場的場強的步驟，這會增加相位確定時間，這會延長調(diào)整時間。

技術(shù)實現(xiàn)思路

1、為解決上述問題，本發(fā)明的首要目的在于提供一種用于nfc芯片的時鐘相位自校準電路及校準方法，該自校準電路及校準方法通過從天線上恢復(fù)rx信號的時鐘，再結(jié)合芯片內(nèi)部產(chǎn)生的多路連續(xù)相位時鐘信號，從多路連續(xù)時鐘信號中選出滿足相位差值的時鐘信號，無需判斷采樣到的場強碼值大小，簡化了現(xiàn)有方案中的數(shù)字邏輯，縮短了調(diào)整時間。

2、本發(fā)明的另一目的在于提供一種用于nfc芯片的時鐘相位自校準電路及校準方法，該自校準電路及校準方法能夠采樣到最大信號幅值，同時，使得pcd能夠檢測更微小的picc卡發(fā)射的信號，提高了檢測靈敏度。

3、申請人研究發(fā)現(xiàn)：通過一個時鐘恢復(fù)電路從天線上恢復(fù)出rx信號的時鐘，并結(jié)合芯片內(nèi)部產(chǎn)生的多路連續(xù)的相位時鐘信號，判斷恢復(fù)的信號時鐘和內(nèi)部多路連續(xù)相位信號時鐘，然后選出相位差值滿足設(shè)定要求的時鐘信號，確定此時鐘信號為接收時鐘信號，這樣不僅簡化了現(xiàn)有方案的數(shù)字邏輯，還能夠縮短了調(diào)整時間，無需判斷采樣到的場強碼值大小。

4、為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下。

5、一種用于nfc芯片的時鐘相位自校準電路，包括rx時鐘提取電路、時鐘延遲電路、相位比較電路、數(shù)字邏輯電路、采樣時鐘選擇電路、四相時鐘生成電路、采樣電路；

6、其中，rx時鐘提取電路、時鐘延遲電路均接于相位比較電路，向相位比較電路輸出clkrx、clkd0、clkd1……clkd7信號，相位比較電路、數(shù)字邏輯電路、采樣時鐘選擇電路、四相時鐘生成電路、采樣電路依次連接；

7、rx時鐘提取電路從rx信號中恢復(fù)rx時鐘，并將其傳輸給相位比較電路；

8、時鐘延遲電路根據(jù)pcd主時鐘信號生成7路連續(xù)相位延遲的時鐘信號，此時鐘信號也傳輸給相位比較電路，由相位比較電路進行比較；

9、相位比較電路分別比較7路連續(xù)相位延遲的時鐘與從rx信號中提取時鐘的相位，并將比較結(jié)果輸出給數(shù)字邏輯電路；

10、數(shù)字邏輯電路根據(jù)相位比較器輸出的比較結(jié)果選擇出最接近rx提取時鐘相位的第n路相位延遲信號，并將其輸出給采樣時鐘選擇電路；

11、采樣時鐘選擇電路根據(jù)第n路相位延遲信號產(chǎn)生clk_i、clk_q信號，并將其傳輸給四相時鐘生成電路；

12、四相時鐘生成電路根據(jù)選擇出的目標相位信號生成clk1~clk4的采樣時鐘信號，并將clk1~clk4信號輸出給采樣電路；

13、采樣電路根據(jù)采樣時鐘信號去除載波，分離出i路和q路信號。

14、本發(fā)明通過從天線上恢復(fù)rx信號的時鐘，再結(jié)合芯片內(nèi)部產(chǎn)生的多路連續(xù)相位時鐘信號，通過觸發(fā)器判斷恢復(fù)的rx信號時鐘和內(nèi)部多路連續(xù)相位延遲信號時鐘的相位差，從多路連續(xù)時鐘信號中選出滿足相位差值的時鐘信號，確定此時鐘信號為接收時鐘信號，無需判斷采樣到的場強碼值大小，簡化了現(xiàn)有方案中的數(shù)字邏輯，縮短了調(diào)整時間。

15、進一步，所述時鐘延遲電路包括反相器和電容，反相器串聯(lián)后再并聯(lián)電容，時鐘信號從反相器間獲??；clkpcd為起始信號，為pcd的時鐘信號，此信號經(jīng)過反相器和電容進行相位延遲得到0延遲的信號clkd0，延遲td的信號clkd1，延遲2td的信號clkd2……以此類推，延遲7td的信號clkd7。

16、進一步，所述相位比較電路由d觸發(fā)器組成，將經(jīng)過相位延遲處理的信號clkd0~clkd7分別與從picc提取的clkrx時鐘信號進行比較，最終輸出a0~a7八位二進制信號。

17、進一步，所述采樣時鐘選擇電路由d觸發(fā)器、數(shù)據(jù)選擇器、緩沖器和反相器構(gòu)成；clkd0~clkd7分成被四組，由數(shù)據(jù)選擇器處理，并根據(jù)二進制碼值c0選擇結(jié)果；處理后的信號減少一半，剩下四個，這四個信號再分成兩組，由數(shù)據(jù)選擇器處理，并根據(jù)二進制碼值c1選擇結(jié)果；處理后產(chǎn)生兩個信號，這兩個信號被數(shù)據(jù)選擇器處理，根據(jù)二進制碼值c2選擇結(jié)果；最后得到的信號經(jīng)過緩沖器buf1生成目標延遲相位的clkdn；clkdn通過反相器得到反相的信號，兩個信號通過mu2x18數(shù)據(jù)選擇器處理，根據(jù)二進制碼值a0選擇結(jié)果，處理后的信號通過d觸發(fā)器dff2生成clk_i，另一信號通過反相器，再通過d觸發(fā)器dff1生成clk_q。

18、進一步，clk_i和clk_q經(jīng)過轉(zhuǎn)換生成clk1~clk4；其中，clk1和clk2控制i通道采樣開關(guān)，clk3和clk4控制q通道采樣開關(guān)。

19、本發(fā)明另外提供一種的用于nfc芯片的時鐘相位自校準方法，包括以下步驟：

20、101，產(chǎn)生芯片主時鐘信號的n路連續(xù)不同相位的時鐘信號；

21、具體地說，芯片的時鐘延遲電路根據(jù)pcd主時鐘信號產(chǎn)生7路連續(xù)相位延遲的時鐘信號。

22、102，rx時鐘提取電路從天線上提取出rx信號的時鐘；

23、具體地說，rx時鐘提取電路從rx信號中恢復(fù)出時鐘信號；

24、103，相位比較電路對rx時鐘信號與芯片n路連續(xù)不同相位的時鐘信號進行相位比較；從n路連續(xù)不同相位的時鐘信號中選取出與rx時鐘信號的相位差值滿足延遲要求的時鐘信號；

25、相位比較電路比較7路連續(xù)相位延遲信號的時鐘與從rx信號提取的時鐘的相位，并將比較結(jié)果輸出給數(shù)字邏輯電路；數(shù)字邏輯電路根據(jù)相位比較器輸出的比較結(jié)果選擇出最接近rx信號提取的時鐘相位的第n路相位延遲信號，輸出給采樣時鐘選擇電路；

26、104，確定103步驟所選取的時鐘信號的相位為近場通信pcd設(shè)備的接收時鐘相位；

27、105，使用目標時鐘相位產(chǎn)生采樣時鐘。

28、采樣時鐘選擇電路根據(jù)第n路相位延遲信號產(chǎn)生clk_i、clk_q信號提供給四相時鐘生成電路；

29、然后四相時鐘生成電路根據(jù)選擇出的目標相位信號生成clk_1~clk_4的采樣時鐘信號，并將clk_1~clk_4信號輸出給采樣電路；

30、106，經(jīng)過采樣電路得到i路和q路信號。

31、進一步，所述102步驟中，rx時鐘提取電路輸入rx信號和vmid信號，rx為pcd通過天線從picc耦合得到的信號，vmid信號為電源電壓大小的一半，通過rx和vmid信號相互比較，從中提取出picc的時鐘信號clkrx。

32、進一步，時鐘延遲電路中，clkpcd為pcd的時鐘信號，此信號頻率為27.12mhz，經(jīng)過反相器和電容進行相位延遲生成0延遲的信號clkd0，延遲td的信號clkd1，延遲2td的信號clkd2……以此類推，延遲7td的信號clkd7。

33、進一步，相位比較電路由d觸發(fā)器構(gòu)成，把經(jīng)過相位延遲處理的信號clkd0~clkd7分別與從picc提取的clkrx時鐘信號進行比較，最終輸出a0~a7八位二進制信號；d觸發(fā)器為上升沿觸發(fā)，當clkrx相位延遲超過相應(yīng)生成的clkdn（n=0……7）相位時，q輸出高電平，當clkrx相位延遲未達到相應(yīng)生成的clkdn（n=0……7）相位時，q輸出低電平，且a0~a7輸出高電平或低電平狀態(tài)是連續(xù)的，數(shù)字邏輯電路可通過計數(shù)高電平的個數(shù)，轉(zhuǎn)換為一個3位的二進制碼值，此碼值代表著clkrx相位對應(yīng)的第n個clkdn信號。

34、更進一步，采樣時鐘選擇電路通過數(shù)字邏輯輸出的并行三位二進制碼值c0~c2，選擇出目標延遲相位的clkdn，通過mu2x18數(shù)據(jù)選擇器選擇clkdn或反向的clkdn，分別對應(yīng)著相位滯后和超前，最后通過兩個d觸發(fā)器dff1和dff2生成clk_i和clk_q，clk_i和clk_q為相差90°的正交方波時鐘，用于后續(xù)四相時鐘生成電路生成clk1~clk4。

35、更進一步，四相時鐘生成電路的輸出的邏輯是：

36、其中，?clk1和clk2控制i通道采樣開關(guān)，clk3和clk4控制q通道采樣開關(guān)。

37、更進一步，所述clk1和clk2控制i通道采樣開關(guān)，clk3和clk4控制q通道采樣開關(guān)，當clk1與載波相位偏差90°時，clk2與載波相位偏差270°時，i路采樣到的信號幅值為0；當clk1與載波相位偏差0°時，clk2與載波相位偏差180°時，i路采樣到的信號幅值為最大值；使得clk1與載波相位偏差0°、clk2與載波相位偏差180°，此時i路場強最大，q路場強為0；或clk3與載波相位偏差0°、clk4與載波相位偏差180°，此時q路場強最大，?i路場強為0。

38、與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)效果如下：

39、本發(fā)明通過一個時鐘恢復(fù)電路從天線上恢復(fù)出rx信號的時鐘，芯片內(nèi)部產(chǎn)生多路連續(xù)相位延遲時鐘信號，通過觸發(fā)器去判斷恢復(fù)的rx信號時鐘和內(nèi)部多路連續(xù)相位延遲時鐘信號的相位，選出相位差值滿足設(shè)定要求的時鐘信號，確定此時鐘信號為接收時鐘信號，不需要判讀采樣到的場強碼值大小，簡化了現(xiàn)有方案的數(shù)字邏輯，縮短了調(diào)整時間。

40、本發(fā)明通過將多路連續(xù)相位信號與rx信號時鐘進行比較，自動調(diào)整采樣信號的相位，實現(xiàn)i路和q路信號幅值差異最大，從而確保i路（q路）采樣到最大信號幅值，同時，使得pcd能夠檢測更加微小的picc卡發(fā)射的信號，提高了檢測靈敏度。