專利名稱：數(shù)字集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種數(shù)字集成電路，特別是(但不是唯獨的)關(guān)于加法電路中用的一種先行進位電路。
T.KilburnD.B.G.Edwards和D.Aspinall寫的在1960年3月1日的電氣工程師協(xié)會年會上宣讀，于1960年11月出版的會刊第573至584頁上刊登的題為“采用飽和晶體管快速進位電路的并行運算器”的第3302M號文件中公開了一種在本技術(shù)領(lǐng)域中以曼徹斯特鏈知名的并行運算器。曼徹斯特鏈是周知的一種并行加法器，在這種并行加法器中，兩個數(shù)相加是逐位地在一系列并行級中進行的。當(dāng)逐級將這些數(shù)相加時，產(chǎn)生進位時得把進位轉(zhuǎn)到有效性更高的下一級中并將其包括在加法運算中。這種并行加法器的缺點是運算速度較慢，這是因為信號處理時間與級數(shù)的平方成正比而使進位信號波動的緣故。此外曼徹斯特鏈的進位輸出是不對稱的，因而需用對稱進位信號時就需要有第二個互補加法器。
N.H.E.Weste和K.Eshraghian著的由Addison-Wesley出版公司出版的《互補金屬氧化物半導(dǎo)體超大規(guī)模集成電路設(shè)計原理-系統(tǒng)展望》一書的第169至171頁公開了一種級聯(lián)電壓開關(guān)邏輯(CVSL)。CVSL是一種要求真信號和補碼信號的對稱信號以便按規(guī)定路線發(fā)送到各門上的差分式邏輯。為了能夠同時產(chǎn)生這些信號，配備了兩個互補性NMOS(n溝道金屬氧化物半導(dǎo)體器件)開關(guān)裝置并將其連接到一對交叉耦合的PMOS(p溝道金屬氧化物半導(dǎo)體器件)加速晶體管。PMOS的各加速區(qū)上加上正反饋使各柵轉(zhuǎn)換。
將CVSL改裝，使其具有共陰-共柵連接交叉耦合的NMOS-PMOS負荷而不具有交叉耦合PMOS加速晶體管，并將NMOS器件的柵極連接到一參考電壓上，可得出不同的電氣性能，因而使轉(zhuǎn)換時間短得多。這種經(jīng)改裝的具有共陰-共柵連接的交叉耦合NMOS-PMOS負荷的邏輯電路我們稱之為差分分離電平(DSL)邏輯電路。
將這種開關(guān)裝置制成復(fù)式的以提供真信號和補碼信號具有這樣的缺點，即對各電路進行集成化時，由于需要提供復(fù)式電路，因而各邏輯級需要有較大的芯片面積。如能節(jié)省芯片面積，就可在一個芯片中設(shè)置較多的邏輯級。
本發(fā)明的一個目的是簡化數(shù)字集成電路的結(jié)構(gòu)，和提高數(shù)字集成電路的運算速度。
根據(jù)本發(fā)明的一個方面，本發(fā)明提供的一種先行進位電路包括一進位轉(zhuǎn)移級和一具有連接到該進位轉(zhuǎn)移級的對稱輸出端的邏輯網(wǎng)絡(luò)，進位轉(zhuǎn)移級包括第一和第二有源開關(guān)元件，各有源開關(guān)元件包括第一、第二和第三端子，開關(guān)元件的第一端子是為接收來自前一個先行進位電路的互補輸入進位信號進行連接的，各第二端子連接在一起形成公共節(jié)點，第三端子則連接到邏輯網(wǎng)絡(luò)的各輸出端，各負荷電路連接到第三端子上以提供對稱輸出進位信號;而且邏輯網(wǎng)絡(luò)包括n組開關(guān)元件，其中n為2或大于2的整數(shù)，各組開關(guān)元件包括第一、第二和第三有源開關(guān)元件，每個開關(guān)元件具有第一、第二和第三端子，第一開關(guān)元件的第二端子與第二開關(guān)元件的第三端子連接到邏輯網(wǎng)絡(luò)的各輸出端，第一開關(guān)元件的第三端子、第二開關(guān)元件的第二端子和第三開關(guān)元件的第三端子連接到一內(nèi)節(jié)點上，第一組的第三開關(guān)元件的第二端子連接到所述公共節(jié)點上，第二至第n組的第三開關(guān)元件的第二端子連接到緊挨前一組的內(nèi)節(jié)點上，第n組中的節(jié)點耦合到電源電壓線上，各組開關(guān)元件響應(yīng)待相加兩個數(shù)的相應(yīng)有效的兩位Ai、Bi的邏輯相加過程，得出的邏輯結(jié)果Ai＊Bi被加到第一開關(guān)元件的第一端子上，邏輯結(jié)果Ai+Bi被加到第二開關(guān)元件的第一端子上，邏輯結(jié)果Ai
Bi被加到第三開關(guān)元件的第一端子上。
邏輯網(wǎng)絡(luò)能為進位轉(zhuǎn)移級提供對稱輸出而無需有第二個互補邏輯網(wǎng)絡(luò)，而許多已知的加法器電路的特點之一即具有第二個互補邏輯網(wǎng)絡(luò)。因此，有源開關(guān)元件的數(shù)目就比已知電路的少，從而可以節(jié)省芯片面積和省電。此外邏輯級的各對稱輸出是這樣的輸出，即它們形成實現(xiàn)進位轉(zhuǎn)移級不同功能的適當(dāng)輸入，這可為簡化制造過程或提高運算速度而使其達到最佳情況。
必要時邏輯網(wǎng)絡(luò)的有源開關(guān)元件可包含NMOS晶體管。
進位轉(zhuǎn)移級的第一和第二有源開關(guān)元件系作為長尾對連接到公共節(jié)點上的，這意味著當(dāng)進位信號極性變換時公共節(jié)點的電壓基本上不變。在邏輯網(wǎng)絡(luò)的第三有源開關(guān)元件導(dǎo)通的情況下，輸入進位信號極性的變化基本上同時反映在輸出進位信號上，同時內(nèi)節(jié)點的電壓沒有任何變化，從而既節(jié)省時間又提高運算速度。
在本發(fā)明的一個實施例中，進位轉(zhuǎn)移級的第一和第二有源開關(guān)元件包括若干作為長尾對連接的雙極晶體管，該長尾對使該級以大于本發(fā)明另一個包括NMOS晶體管的開關(guān)元件實施例情況下的EDL(發(fā)射極耦合邏輯)的邏輯速度工作。但制造全MOS芯片比在同一個集成電路中裝設(shè)雙極和MOS晶體管容易。
作為制造簡單和運算快速的折衷方案，進位轉(zhuǎn)移級的另一個實施例是由包含第一和第二共陰-共柵連接的PMOS和NMOS晶體管的負荷電路實施的。各NMOS晶體管的柵極保持在1/2VDD+Vtn數(shù)量級的參考電壓值，其中Vtn是NMOS晶體管的閾電壓。各PMOS晶體管的柵極系交叉耦合。諸NMOS晶體管的作用和分離晶體管的作用一樣，且通過使它們的柵極保持在某一參考電壓下而起作用。比起不含有NMOS分離晶體管的邏輯轉(zhuǎn)換級來，進位信號極性變換過程中所產(chǎn)生的電壓變化較小，因而運算速度較快。
現(xiàn)在參看附圖通過舉例的方式介紹本發(fā)明的內(nèi)容。附圖中

圖1是一種包括邏輯網(wǎng)絡(luò)和進位轉(zhuǎn)移級的先行進位電路的一個實施例的原理電路圖;
圖2和圖3例示了適宜與圖1所示的邏輯網(wǎng)絡(luò)配用的另一種進位轉(zhuǎn)移級;
圖4是另一個采用進位轉(zhuǎn)移級的動態(tài)分離電平邏輯的先行進位電路實施例的電路簡圖;
圖5例示了包含交叉耦合PMOS晶體管的進位轉(zhuǎn)移級。
附圖中，用相同的標號表示相應(yīng)的元件。
圖1例示了多個與用以將兩個字長為例如，32位的字A和B各相應(yīng)有效的四位加在一起的各加法器關(guān)聯(lián)的先行進位電路中的一個電路。每個先行進位電路可以看作是由兩部分組成的。第一部分包括一邏輯網(wǎng)絡(luò)10，邏輯網(wǎng)絡(luò)10由四個串聯(lián)連接且按NMOS技術(shù)付諸實施的半加法器構(gòu)成。第二部分包括一按雙極技術(shù)付諸實施的進位轉(zhuǎn)移級12。
參看邏輯網(wǎng)絡(luò)10，成對的輸入信號An和Bn至An+3和Bn+3系加到類似的邏輯部件14、16、18和20上，每個邏輯部件含有一“與”門22、一“或非”門24和一“異”門26。各“與”門22的輸出端連接到“產(chǎn)生”載波的NMOS晶體管Gn至Gn+3的柵極上。各“或非”門24的輸出端連接到“消除”載波的NMOS晶體管Kn至Kn+3的柵極上。最后，各“異”門26的輸出端連接到“傳播”載波的NMOS晶體管Pn至Pn+3的柵極上。
各對NMOS晶體管Gn，Kn至Gn+3，Kn+3的源極-漏極通路系串聯(lián)連接，且四對串聯(lián)連接的晶體管并聯(lián)連接在進位邏輯線路28與30之間。這些線路28和30系耦合到進位轉(zhuǎn)移級12上，在進位轉(zhuǎn)移級12中，它們通過各2千歐負荷電阻器32、34連接到5伏的電源電壓線路36上。NMOS晶體管Pn至Pn+3的源極-漏極通路系串聯(lián)連接。晶體管Pn的漏極連接到進位轉(zhuǎn)移級12中的節(jié)點38上。成對晶體管Kn，Gn;Kn+1，Gn+1和Kn+2，Gn+2的源極-漏極通路的公共接頭連接到成對晶體管Pn，Pn+1;Pn+1，Pn+2;和Pn+2，Pn+3的源極-漏極通路的公共接頭上形成內(nèi)節(jié)點40、42和44。晶體管Pn+3的源極連接到晶體管Kn+3，Gn+3，的源極-漏極通路的公共接頭上形成內(nèi)節(jié)點46。200微安恒流源48連接在節(jié)點46與處于零伏的電壓供應(yīng)線50之間。圖示線路的邏輯網(wǎng)絡(luò)10與周知的曼徹斯特鏈電路相似，只是圖示線路的外部接線與其不同，值得注意的是，節(jié)點46是經(jīng)由電流源48連接到線路50上的，從而使進位信號無波動。此外網(wǎng)絡(luò)10還能在線路28和30上產(chǎn)生對稱的邏輯狀態(tài)。
進位轉(zhuǎn)移級12包括作為長尾對連接的NPN型晶體管52、54，晶體管52、54的發(fā)射極連接到節(jié)點38上。晶體管52、54的集電極連接到相應(yīng)的負荷電阻器32、34上。來自上一個先行進位電路的進位信號Cn-1和Cn-1分別加到晶體管52、54的基極上。下一個更高級的先行進位電路的進位信號Cn+3和Cn+3分別獲自晶體管52、54的集電極電路。NPN晶體管52、54作為長尾對的連接使節(jié)點38處的電壓無論這些晶體管哪一個導(dǎo)通時都保持恒定。但節(jié)點38處電壓的絕對值可按半加法器的邏輯狀況而變化。舉例說，若所有傳播晶體管Pn至Pn+3都導(dǎo)通，則節(jié)點38處的電壓會小于VDD-Vj，而當(dāng)這些晶體管Pn至Pn+3中任何一個的電壓大于VDD-Vj因而促使晶體管52、54因缺乏電流而不導(dǎo)通時則不會有上述情況。
在運算過程中，字A和B是逐位加到與各級有關(guān)的邏輯部件14至20的各對輸入端上的。當(dāng)Ai＊Bi＝1時，“與”門22的輸出端為高電位若Ai+Bi＝1時，則“或非”門24的輸出端為高電位，而當(dāng)Ai
Bi＝1時，“異”門26的輸出端為高電位。
各先行進位電路得確定在將來自下一個較低級的進位信號轉(zhuǎn)移到下一個較高級的先行進位電路之前是否需要改變該進位信號的狀態(tài)，以便改變進位信號的狀態(tài)，然后由半加法器根據(jù)各輸入信號改變各NMOS晶體管的導(dǎo)通情況。
因此在象接通之類無信號的情況下，則Cn-1為高電位，Cn-1為低電位，各NPN晶體管由于電流不足而截止，晶體管Kn至Kn+3則會導(dǎo)通。晶體管52的集電極因晶體管Kn至Kn+3導(dǎo)通而處于低電位，同時晶體管54的集電極處于高電位，于是Cn+3會變低，Cn+3會變高。
在所有晶體管Pn至Pn+3都導(dǎo)通的情況下，節(jié)點38上的電壓小于VDD-Vj，但晶體管52、54的導(dǎo)通/截止情況取決于來自上一個先行進位級的進位信號的邏輯狀態(tài)。在此情況下，若Cn-1和Cn-1的極性發(fā)生變化，則內(nèi)節(jié)點40至46的電位不會發(fā)生變化。
在一個或一個以上的傳播晶體管Pn至Pn+3處于不導(dǎo)通的情況下，則晶體管52、54由于缺電流而截止，且由晶體管Gn至Gn+3和Kn至Kn+3確定進位信號和進位信號的值。為舉例說明這種情況，假設(shè)研究的對象是最高有效位半加法器并假設(shè)An+3和Bn+3的值相等，即都為“1”或都為“0”，則當(dāng)晶體管Gn+3或Kn+3導(dǎo)通時，另一個晶體管Kn+3或Gn+3必然截止。當(dāng)兩輸入端都為“1”時，則Gn+3導(dǎo)通，促使Cn+3變?yōu)榈碗娢?，而Cn+3變?yōu)楦唠娢?。?dāng)兩輸入端都為“0”時則情況相反。
一般來說，若連接到節(jié)點38上的一個或一個以上的傳播晶體管Pn+3至Pn導(dǎo)通從而形成從節(jié)點38起的低阻抗通路，則先行進位電路的輸出由下一個其傳播晶體管截止的較低級的半加法器確定。這可以從邏輯上推斷出來，因為為使某一個傳播晶體管導(dǎo)通，應(yīng)使加到半加法器兩輸入之一的輸入變高電位，因此，若加到上一個半加法器的兩輸入都為“1”，則會產(chǎn)生進到下一個較高級的先行進位電路的進位，或者反過來若加到上一個半加法器的輸入都為“0”，則不會有加到下一個較高級先行進位電路的進位。
在圖1所示線路布局的情況下，進位信號傳播得較快，因為它不受波動的影響，而波動正是已知曼徹斯特鏈的一個方面。此外通過將先行進位電路邏輯網(wǎng)絡(luò)的半加法器連接在節(jié)點38與電流源48之間，也可使電路電阻因處理過程中的變化、溫度的波動和電壓的變化所引起的種種變化對電路工作的影響可以忽略不計。
所例示的電路適宜與PMOS和PNP晶體管配用，但這會使信號處理時間比采用NMOS和NPN晶體管時更長。
圖2和圖3例示了進位轉(zhuǎn)移級12的兩個變型，在該變型中，NPN晶體管52、54是被作為長尾對連接的NMOS晶體管56、58所代替。和圖1相比較，所例示的電路會較慢，因為眾所周知，CMOS邏輯電路要比發(fā)射極耦合邏輯電路慢。
必要時，圖1和圖2中的固定電阻器32、34可作為其柵極和源極短接在一起的耗盡型NMOS元件60、62(圖3)而付諸實施。
圖4例示了在進位轉(zhuǎn)移級12中采用動態(tài)分離電平邏輯的先行進位電路。歐洲專利說明書0149275Al(PHN10.885)公開了一種動態(tài)分離電平邏輯，這是一種通過減少線路28、30上的邏輯狀態(tài)對稱變化時所產(chǎn)生的電壓擺動來提高CMOS邏輯電路的轉(zhuǎn)換速度的方法。
圖4中，邏輯網(wǎng)絡(luò)10的電路是與圖1所示的一樣，因此為簡明起見，這里不再贅述。但應(yīng)該注意的是，節(jié)點46是直接連接到電壓供應(yīng)線50上的。
進位轉(zhuǎn)移級12包括PMOS晶體管64 6，它們的源極-漏極通路分別與NMOS晶體管68、70的源極-漏極通路串聯(lián)連接。各共陰-共柵組合體64、68和66、70分別連接在電源電壓線36與進位邏輯線路28、30之間。PMOS晶體管64、66的柵極分別交叉耦合到線路30、28上。NMOS晶體管68、70(在歐洲專利說明書0149275A1中稱之為分離晶體管)的柵極連接到電壓為1/2VDD+Vtn的參考電壓源(圖中未示出)，其中Vtn為NMOS晶體管的閾電壓。
NMOS晶體管72、74的源極-漏極通路串聯(lián)連接在線路28和30之間。這些晶體管72、74的源極-漏極通路的接合點形成節(jié)點38，NMOS晶體管Pn的源極-漏極通路的一端即連接到節(jié)點38上。來自上一個先行進位電路(圖中未示出)的進位信號Cn-1和Cn-1被加到NMOS晶體管72、74的柵極。進位輸出Cn+3、Cn+3獲自處在串聯(lián)連接的晶體管64、68與66、70的公共通路上的節(jié)點76、78。
工作時，即使來自上一個先行進位電路的進位Cn-1、Cn-1發(fā)生變化，節(jié)點38處的電壓也維持不變，因而各輸出仍然對稱。但節(jié)點38處的電壓可能會變化，這視待相加的二進制位A、B的二進制值而定。舉例說，若晶體管Pn至Pn+3導(dǎo)通，則盡管節(jié)點38處于VSS(即線路50的電壓)，節(jié)點76、78處的邏輯狀態(tài)也會與來自上一個先行進位級的相應(yīng)信號一樣。但在內(nèi)節(jié)點電位不變的情況下，Cn-1、Cn-1極性的任何變化將反映在輸出Cn+3、Cn+3上。
舉例說，若Cn-1由于NMOS晶體管74導(dǎo)通而為高電位，而Cn-1由于NMOS晶體管72截止而為低電位，則PMOS晶體管64的柵-源電壓會變?yōu)楦唠娢粡亩偈咕w管64導(dǎo)通。由于NMOS晶體管68的阻抗高，因而節(jié)點76會處于大約為VDD的電壓上，于是Cn+3會呈高電位。相反，PMOS晶體管的柵極會處在大約2.5伏的電壓上，促使該晶體管略為導(dǎo)通，NMOS晶體管70的柵-源電壓會處在大約3.5伏的值上，促使晶體管70導(dǎo)通，從而使節(jié)點78進而使Cn+3變?yōu)榈碗娢唬?300毫伏左右)。
萬一線路28變低，線路30變高而表明沒有進至下一個先行進位級的進位信號，則PMOS晶體管66會導(dǎo)通，促使節(jié)點78變高電位，從而使Cn+31為高電位。PMOS晶體管64會稍微導(dǎo)通，NMOS晶體管68會導(dǎo)通，促使節(jié)點76變低，從而使Cn+3變低。
當(dāng)線路30變低，線路28變高時，則會發(fā)生相反的情況。
圖5例示了圖4中所示電路部件12的一個變型。這里的區(qū)別在于，取消了NMOS分離晶體管68、70。這樣做的結(jié)果是，PMOS晶體管64、66柵極上的電壓擺動更大，這是因為在節(jié)點76、78處的電容充放電需要時間的緣故。
與圖5比較，圖4電路中設(shè)有NMOS(分離)晶體管68、70具有的好處是減少了線路28、30上的電壓擺動，并且導(dǎo)通著的PMOS晶體管64、66因分離晶體管68或70形成高阻抗而防止與線路28或30的接合點再次被充電，同時截止PMOS晶體管66或64并不完全處于截止狀態(tài)，于是“不導(dǎo)通”的晶體管實際上已為應(yīng)經(jīng)由分離晶體管70或68充電的節(jié)點78或76作好了充電準備。
權(quán)利要求
1.一種先行進位電路，其特征在于，該先行進位電路包括一進位轉(zhuǎn)移級和一具有連接到該進位轉(zhuǎn)移級的對稱輸出端的邏輯網(wǎng)絡(luò)，所述進位轉(zhuǎn)移級包括第一和第二有源開關(guān)元件，每個有源開關(guān)元件包括第一、第二和第三端子，開關(guān)元件的第一端子是為接收來自前一個先行進位電路的互補輸入進位信號進行連接的、各第二端子被連接在一起形成公共節(jié)點，第三端子則連接到邏輯網(wǎng)絡(luò)的各輸出端，各負荷電路連接到第三端子以提供對稱輸出進位信號；而且所述邏輯網(wǎng)絡(luò)包括n組開關(guān)元件，其中n為2或大于2的整數(shù)，每組開關(guān)元件包括第一、第二和第三有源開關(guān)元件，每個開關(guān)元件具有第一、第二和第三端子，第一開關(guān)元件的第二端子與第二開關(guān)元件的第三端子被連接到邏輯網(wǎng)絡(luò)的各輸出端，第一開關(guān)元件的第三端子、第二開關(guān)元件的第二端子和第三開關(guān)元件的第三端子被連接到一個內(nèi)節(jié)點上，第一組的第三開關(guān)元件的第二端子連接到所述公共節(jié)點，第二至第n組的第三開關(guān)元件的第二端子連接到緊挨前一組的內(nèi)節(jié)點上，第n組中的節(jié)點耦合到電源電壓線上，各組開關(guān)元件響應(yīng)待相加兩個數(shù)的相應(yīng)有效的兩位Ai、Bi的邏輯加法，得出的邏輯結(jié)果Ai＊Bi=1加到第一開關(guān)元件的第一端子上，邏輯結(jié)果Ai+Bi=1加到第二開關(guān)元件的第一端子上，而邏輯結(jié)果Ai Bi=1加到第三開關(guān)元件的第一端子上。
2.如權(quán)利要求1所述的電路，其特征在于，所述邏輯網(wǎng)絡(luò)的第一、第二和第三開關(guān)元件包含若干NMOS晶體管。
3.如權(quán)利要求1或2所述的電路，其特征在于，所述進位轉(zhuǎn)移級的第一和第二有源開關(guān)元件包括若干其發(fā)射極連接到公共節(jié)點的雙極晶體管。
4.如權(quán)利要求1或2所述的電路，其特征在于，第一和第二有源開關(guān)元件包括若干其源極連接到所述公共節(jié)點的NMOS晶體管。
5.如權(quán)利要求3或4所述的電路，其特征在于，各負荷電路是阻性的，且輸出進位信號系獲自第一和第二有源開關(guān)元件的第三端子。
6.如權(quán)利要求3、4或5所述的電路，其特征在于，有一恒流源將第n組中的內(nèi)節(jié)點連接到所述電源電壓線上。
7.如權(quán)利要求4所述的電路，其特征在于，所述進位轉(zhuǎn)移級的各負荷電路包括相應(yīng)的第一和第二PMOS晶體管，這些晶體管的源極-漏極通路連接在第一和第二開關(guān)元件各第三端子與另一電壓供應(yīng)線路之間;且其中第一和第二PMOS晶體管的柵極交叉耦合到所述第二和第一有源開關(guān)元件的第三端子上。
8.如權(quán)利要求4所述的電路，其特征在于，所述進位轉(zhuǎn)移級的各負荷電路包括相應(yīng)的第一和第二共陰-共柵極連接的PMOS和NMOS晶體管，這些晶體管連接在第一和第二有源開關(guān)元件各自的第三端子與另一電源電壓線路之間，負荷電路的所述第一和第二NMOS晶體管的柵極連接到一參考電壓源，第一和第二PMOS晶體管的柵極被交叉耦合到第二和第一有源開關(guān)元件的第三端子上，且其中各對稱輸出進位信號系獲自所述PMOS和NMOS晶體管一公共接頭上。
9.一種先行進位電路，其特征在于，該電路系制造和配置得使其大致上按前面參照附圖并示于附圖中所述那樣工作。
全文摘要
由進位轉(zhuǎn)移級和邏輯網(wǎng)絡(luò)構(gòu)成的先行進位數(shù)字集成電路。級12不為網(wǎng)絡(luò)10所改變時便轉(zhuǎn)移進位。網(wǎng)絡(luò)10包括兩或多個順次連在級12的共節(jié)點38與供電線50之間的半加器。各半加器包括第一、第二和第三有源開關(guān)元件Ki，Gi和Pi。Pi串接在38與50之間。Ki和Gi串接且其共接點連到相關(guān)的Pi與下一Pi或至50的接頭的共接點上。Ki和Gi的相應(yīng)自由端構(gòu)成10的對稱輸出端。Ki，Gi和Pi分別按Ai*Bi＝1，Ai+Bi＝1和Ai
文檔編號G06F7/508GK1032985SQ8810755
公開日1989年5月17日 申請日期1988年10月31日 優(yōu)先權(quán)日1987年11月2日
發(fā)明者伯納達斯·亨利卡斯·約瑟夫·科奈利森 申請人:菲利浦光燈制造公司