專利名稱：一種盤(pán)陣列系統(tǒng)集成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)領(lǐng)域，特別適用于一種使用計(jì)算機(jī)通用板卡和專用高速主、從通訊接口構(gòu)成計(jì)算機(jī)外存儲(chǔ)系統(tǒng)的系統(tǒng)集成場(chǎng)合。
1987年美國(guó)人David Patterson總結(jié)以往的成就，首先提出了構(gòu)造磁盤(pán)陣列的理論，并定義了0、1、3、4、5等六種陣列結(jié)構(gòu)，以后一些廠商進(jìn)行了實(shí)用化開(kāi)發(fā)，制造和設(shè)計(jì)了幾種盤(pán)陣列卡，這些陣列控制卡都是使用專用芯片構(gòu)成的，它不利于隨著計(jì)算機(jī)科學(xué)技術(shù)的革新和控制軟件版本的更新而更新，限制了自身的實(shí)用范圍和成本的降低。
針對(duì)上述現(xiàn)有技術(shù)存在的缺點(diǎn)，本發(fā)明的任務(wù)是提供一種盤(pán)陣列的系統(tǒng)集成方法。
本發(fā)明通過(guò)以下措施實(shí)施。它是一種利用通用的計(jì)算機(jī)板、卡和專用的高速主、從通訊接口構(gòu)成盤(pán)陣列系統(tǒng)的集成方法，其高速主、從通訊接口2一端與主機(jī)1的總線聯(lián)接，另一端與從機(jī)的總線11聯(lián)接，總線11上掛接存入基本輸入輸出系統(tǒng)的只讀存儲(chǔ)器3，從機(jī)的中央處理器4、用于存放分塊數(shù)據(jù)的靜態(tài)隨機(jī)存取存貯器5、測(cè)試監(jiān)控設(shè)備7、用于控制盤(pán)陣列工作的路由分配器6、只讀光盤(pán)10和多個(gè)串控制器8，串控制器8一端與總線11聯(lián)接，另一端串接存貯設(shè)備9。所述路由分配器6由指令譯碼16地址轉(zhuǎn)換17、命令排隊(duì)18、設(shè)備驅(qū)動(dòng)19、Cache的調(diào)度Buffer預(yù)置15構(gòu)成，指令流13和數(shù)據(jù)流14經(jīng)指令譯碼16和地址轉(zhuǎn)換17，在Cache調(diào)度和Buffer預(yù)置15的控制下進(jìn)行命令排隊(duì)，經(jīng)設(shè)備驅(qū)動(dòng)19形成設(shè)備驅(qū)動(dòng)命令。所述的高速主、從通訊接口2，它由雙口RAM31、GAL34、主機(jī)數(shù)據(jù)緩沖器29、主機(jī)地址譯碼器30、從機(jī)數(shù)據(jù)緩沖器35和從機(jī)地址譯碼器36構(gòu)成，主機(jī)數(shù)據(jù)緩沖器29一端與主機(jī)總線23聯(lián)接，另一端與雙口31聯(lián)接，主機(jī)地址譯碼器30一端與主機(jī)總線23的低位地址聯(lián)接，另一端與雙口31聯(lián)接，主機(jī)數(shù)據(jù)緩沖器和主機(jī)地址譯碼器的選中由主機(jī)總線的高位地址線25、26、27經(jīng)34實(shí)現(xiàn)，從機(jī)數(shù)據(jù)緩沖器一端與雙口31聯(lián)接，另一端與從機(jī)總線43聯(lián)接，從機(jī)地址譯碼器36的一端與雙口31聯(lián)接，另一端與從機(jī)總線的低位地址37聯(lián)接，從機(jī)數(shù)據(jù)緩沖器35和從機(jī)地址譯碼器36的選中由從機(jī)總線的高位地位線38、39、40、41經(jīng)34完成。
本發(fā)明的優(yōu)點(diǎn)為(1)采用通用計(jì)算機(jī)板卡，通過(guò)總線與設(shè)備串連接，由路由分配器實(shí)現(xiàn)調(diào)度。除路由分配器外，可以使用多種通用板卡以利于吸收計(jì)算機(jī)新技術(shù)成果，達(dá)到提高品質(zhì)性能和降低成本的目的；(2)系統(tǒng)功能可以隨意擴(kuò)展，不受專用器件的限制；(3)可以掛接磁盤(pán)驅(qū)動(dòng)器或光盤(pán)驅(qū)動(dòng)器或多種存儲(chǔ)設(shè)備的組合；(4)系統(tǒng)規(guī)模和系統(tǒng)結(jié)構(gòu)柔性可變，有利于形成適合不同用戶要求的系列產(chǎn)品；(5)主人通訊接口采用非標(biāo)準(zhǔn)高速雙端口RAM及通訊協(xié)議實(shí)現(xiàn)，具有極高的數(shù)據(jù)傳輸速度。


如下附圖1 系統(tǒng)集成原理圖附圖2 路由分配器附圖3 高速主、從通訊接口。
權(quán)利要求
1.一種利用通用計(jì)算機(jī)板、卡和專用的高速主、從通訊接口構(gòu)成盤(pán)陣列系統(tǒng)的集成方法，其特征在于高速主、從通訊接口(2)一端與主機(jī)(1)的總線聯(lián)接，另一端與從機(jī)的總線(11)聯(lián)接，總線(11)上掛接存放基本輸入輸出系統(tǒng)的只讀存儲(chǔ)器(3)、從機(jī)的中央處理器(4)、用于存放分塊數(shù)據(jù)的靜態(tài)隨機(jī)存取存貯器(5)、測(cè)試監(jiān)控設(shè)備(7)、用于控制盤(pán)陣列工作的路由分配器(6)、只讀光盤(pán)(10)和多個(gè)串控制器(8)，串控制器(8)一端與總線(11)聯(lián)接，另一端串接存貯設(shè)備(9)。
2.根據(jù)權(quán)利要求1所述的路由分配器(6)，其特征為它由指令譯碼(16)、地址轉(zhuǎn)換(17)、命令排隊(duì)(18)、設(shè)備驅(qū)動(dòng)(19)、Cache的調(diào)度及Buffer的預(yù)置(15)構(gòu)成，指令流(13)和數(shù)據(jù)流(14)經(jīng)指令譯碼(16)和地址轉(zhuǎn)換(17)，在Cache的調(diào)度和Buffer預(yù)置(15)的控制下進(jìn)行命令排隊(duì)，經(jīng)設(shè)備驅(qū)動(dòng)(19)形成設(shè)備驅(qū)動(dòng)命令。
3.根據(jù)權(quán)利要求1所述的高速主、從通訊接口(2)，其特征為由雙口RAM(31)、GAL(34)、主機(jī)數(shù)據(jù)緩沖器(29)、主機(jī)地址譯碼器(30)、從機(jī)數(shù)據(jù)緩沖器(35)和從機(jī)地址譯碼器(36)構(gòu)成，主機(jī)數(shù)據(jù)緩沖器(29)一端與主機(jī)總線(23)聯(lián)接，另一端與雙口(31)聯(lián)接，主機(jī)地址譯碼器(30)一端與主機(jī)總線(23)的低位地址聯(lián)接，另一端與雙口(31)聯(lián)接，主機(jī)數(shù)據(jù)緩沖器和主機(jī)地址譯碼器的選中由主機(jī)總線的高位地址線(25)、(26)、(27)、經(jīng)(34)實(shí)現(xiàn)，從機(jī)數(shù)據(jù)緩沖器一端與雙口(31)聯(lián)接，另一端與從機(jī)總線(43)聯(lián)接，從機(jī)地址譯碼器(36)的一端與雙口(31)聯(lián)接，另一端與從機(jī)總線的低位地址(37)聯(lián)接，從機(jī)數(shù)據(jù)緩沖器(35)和從機(jī)地址譯碼器(36)的選中由從機(jī)總線的高位地址線(38)、(39)、(40)、(41)經(jīng)(34)完成。
全文摘要
本發(fā)明涉及計(jì)算機(jī)領(lǐng)域，特別是適用于一種使用計(jì)算機(jī)通用板卡和專用高速主、從通訊接口構(gòu)成計(jì)算機(jī)外存儲(chǔ)系統(tǒng)的系統(tǒng)集成場(chǎng)合。它使用軟件和硬件手段實(shí)現(xiàn)各部分之間的聯(lián)接和協(xié)調(diào)一致；用路由分配器實(shí)現(xiàn)多串之間的并行或并發(fā)操作技術(shù)；采用高速主從通訊接口設(shè)計(jì)技術(shù)；采用陣列控制、Cache管理與系統(tǒng)調(diào)度的策略與技術(shù)。
文檔編號(hào)G06F15/16GK1149159SQ9610446
公開(kāi)日1997年5月7日 申請(qǐng)日期1996年5月3日 優(yōu)先權(quán)日1996年5月3日
發(fā)明者張江陵, 金海 , 周功業(yè), 張威, 趙躍龍, 周欣榮, 馮丹, 姚荻, 汪振華, 郭海宇 申請(qǐng)人:華中理工大學(xué)