專利名稱：計(jì)算機(jī)并行系統(tǒng)的互聯(lián)方法及其電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及計(jì)算機(jī)并行系統(tǒng)中互聯(lián)網(wǎng)絡(luò)的改良。
當(dāng)前國際上超級(jí)(又稱巨型機(jī))計(jì)算機(jī)都是用并行系統(tǒng)所構(gòu)成的，并行系統(tǒng)表示該系統(tǒng)中有很多個(gè)計(jì)算機(jī)結(jié)點(diǎn)在并行地執(zhí)行操作，從而使整個(gè)系統(tǒng)速度提高。其結(jié)點(diǎn)數(shù)可以從8個(gè)，16個(gè)以至于到上千個(gè)，而每個(gè)結(jié)點(diǎn)可以有一個(gè)，二個(gè)或更多個(gè)處理機(jī)組成，由于并行系統(tǒng)在并行操作時(shí)，各結(jié)點(diǎn)之間要有通信聯(lián)系，此連接各個(gè)結(jié)點(diǎn)的互相通信的結(jié)構(gòu)稱為互聯(lián)網(wǎng)絡(luò)(InterconnectionNetwork，簡稱IN)。
并行系統(tǒng)的互聯(lián)網(wǎng)絡(luò)研究已有30多年的歷史，30多年的傳統(tǒng)思想和結(jié)構(gòu)是采用邏輯電路來構(gòu)成互聯(lián)網(wǎng)絡(luò)，換句話說，各計(jì)算機(jī)結(jié)點(diǎn)之間是通過網(wǎng)絡(luò)中的邏輯電路一級(jí)一級(jí)地傳輸信息的。30多年來國際上大量的研究方案所不同的地方在于互聯(lián)網(wǎng)絡(luò)的拓補(bǔ)結(jié)構(gòu)不同。

圖1中表示了三種不同的拓補(bǔ)結(jié)構(gòu)，其中(a)為二叉樹型，(b)網(wǎng)格型，(c)超立方體型。圖中，圓點(diǎn)。表示結(jié)點(diǎn)，虛線…表示連接的鏈路，互聯(lián)網(wǎng)絡(luò)的拓樸結(jié)構(gòu)不同，其構(gòu)成的邏輯電路也就因此而不同。
這種互聯(lián)網(wǎng)絡(luò)有以下局限性(1)復(fù)雜性圖1中所畫的每條鏈路在實(shí)際上由上百條線路組成，因?yàn)橛?jì)算機(jī)結(jié)點(diǎn)之間的通信鏈路包括了數(shù)據(jù)線(32條或64條)，地址線32條或64條，以及控制信號(hào)線(10多根或數(shù)十根)；而每條線上還附有一些關(guān)系通信路徑的“邏輯門”控制電路，因而每條鏈路是由一個(gè)十分復(fù)雜的邏輯電路門組成。如圖1所示(a)(b)(c)三種拓補(bǔ)結(jié)構(gòu)中，每個(gè)計(jì)算結(jié)點(diǎn)周圍有三條或四條(實(shí)際上還有四條以上)的鏈路，此外，為了要把上百、上千個(gè)計(jì)算機(jī)結(jié)點(diǎn)互連連接在一起，還要為互聯(lián)網(wǎng)絡(luò)專門設(shè)計(jì)一種所謂“路由器”(Router)的邏輯電路專用芯片，圖2是路由器的一個(gè)例子，圖中，R為路由器，實(shí)線——為鏈路，圓點(diǎn)o為計(jì)算機(jī)結(jié)點(diǎn)。一個(gè)成百或成千個(gè)計(jì)算機(jī)結(jié)點(diǎn)的并行系統(tǒng)的互聯(lián)網(wǎng)絡(luò)是由這樣的數(shù)十個(gè)或數(shù)百個(gè)路由器把所有結(jié)點(diǎn)連接在一起而構(gòu)成的，每個(gè)路由器包含有幾百條線和十分復(fù)雜的邏輯。路由器一般是由微電子專用芯片電路ASIC設(shè)計(jì)而成，這種ASIC設(shè)計(jì)因并行系統(tǒng)不同而不同，所以是專用設(shè)計(jì)定制生產(chǎn)，邏輯復(fù)雜程度很高。
(2)頻寬限制由路由器為單元組成的并行系統(tǒng)的互聯(lián)網(wǎng)絡(luò)，要傳輸計(jì)算機(jī)結(jié)點(diǎn)之間的信息，并且要求傳輸?shù)每欤蚍Q延遲少，從技術(shù)語上稱互聯(lián)網(wǎng)絡(luò)傳輸信息愈快，則該互聯(lián)網(wǎng)絡(luò)的頻寬愈寬。目前世界上速度最快的并行超級(jí)計(jì)算機(jī)的互聯(lián)網(wǎng)絡(luò)頻寬在幾百兆字節(jié)/秒(幾百M(fèi)B/S)，每字節(jié)B有8位(b)數(shù)據(jù)，故頻寬在幾個(gè)Gb/s(1G＝1000M)。要提高互聯(lián)網(wǎng)絡(luò)頻寬，要采用線寬更細(xì)的VLSI工藝，但其代價(jià)就更高，而且，其頻寬多少還跟邏輯電路復(fù)雜程度有關(guān)。
本發(fā)明旨在為克服已有技術(shù)的不足之處，提出一種以存儲(chǔ)器為中心的并行系統(tǒng)的互聯(lián)機(jī)制(Memory，Centric Interconnection，Mechanism)簡稱為MCIM，與多個(gè)處理機(jī)結(jié)點(diǎn)的互聯(lián)方法及互聯(lián)電路結(jié)構(gòu)，使其具有使互聯(lián)結(jié)構(gòu)簡單、傳輸頻率很寬，延遲時(shí)間短、性能價(jià)格比優(yōu)良等優(yōu)點(diǎn)。
本發(fā)別是出一種計(jì)算機(jī)并行處理系統(tǒng)的互聯(lián)方法，其特征在于將多端口快速靜態(tài)存儲(chǔ)器SRAM的每一邊與K個(gè)處理機(jī)結(jié)點(diǎn)Pij(i＝1，…h(huán)；j＝1…k)相連；將所說存儲(chǔ)器劃分為與每一邊相對(duì)應(yīng)的二個(gè)以上的通信郵區(qū)ASn(n＝1～h)，設(shè)置二個(gè)以上選擇仲裁電路分別與多端口存儲(chǔ)器的端口和相應(yīng)的結(jié)點(diǎn)相連；設(shè)定對(duì)應(yīng)于每個(gè)結(jié)點(diǎn)Pij的特征字IWij，所說的特征字包括本結(jié)點(diǎn)狀態(tài)，優(yōu)先權(quán)，通信郵區(qū)號(hào)以及目標(biāo)結(jié)點(diǎn)地址。其工作原理包括以下處理步驟1)發(fā)送結(jié)點(diǎn)Pij先要發(fā)出其特征字IWij，通過選擇與仲裁電路，竟?fàn)幱玫酱鎯?chǔ)器一個(gè)端口，把要發(fā)送的數(shù)據(jù)“寫”到對(duì)應(yīng)的郵區(qū)中，并同時(shí)把特征字中的目標(biāo)地址送到接收結(jié)點(diǎn)Pij；2)接收結(jié)點(diǎn)Pij經(jīng)選擇與仲裁電路爭用到讀數(shù)據(jù)的存儲(chǔ)端口，“讀”出所述的數(shù)據(jù)。
本發(fā)明設(shè)計(jì)出采用如上述方法的電路，包括劃分為二個(gè)以上郵區(qū)的一個(gè)多端口快速靜態(tài)存儲(chǔ)器FSRAM，該存儲(chǔ)器端口通過二個(gè)以上具有優(yōu)先權(quán)仲裁與選擇的電路AS與K個(gè)計(jì)算機(jī)結(jié)點(diǎn)Pij相連，(其中i＝1～h，j＝1～K)。
所述的電路的一個(gè)以上結(jié)點(diǎn)Pij還可與一個(gè)通信處理機(jī)PC相連，該通信處理機(jī)通過另外的一個(gè)有優(yōu)先權(quán)仲裁與選擇的電路AS與另外的多個(gè)處理機(jī)結(jié)點(diǎn)相連，以擴(kuò)展并行處理系統(tǒng)中的處理機(jī)結(jié)點(diǎn)數(shù)目。
本發(fā)明具有如下特點(diǎn)(1)采用本發(fā)明多端口快速靜態(tài)存儲(chǔ)器MPFSRAM作為并行系統(tǒng)中各結(jié)點(diǎn)之間互聯(lián)通信的機(jī)制，它與國際上30多年來的傳統(tǒng)的以邏輯電路作為基礎(chǔ)構(gòu)成并行系統(tǒng)的互聯(lián)網(wǎng)絡(luò)，是完全不同的。
(2)由于使用多端口，使發(fā)送結(jié)點(diǎn)和目標(biāo)結(jié)點(diǎn)的發(fā)送信息與接收信息可按流水線方式并發(fā)地進(jìn)行，從而使發(fā)送與接收之間的延遲極少，國際上尚無用此技術(shù)方法來減少并行系統(tǒng)中發(fā)送信息與接收信息的延遲。
(3)采用本發(fā)明來獲得并行系統(tǒng)中各結(jié)點(diǎn)間傳輸信息的頻寬，此頻寬可比國際上傳統(tǒng)的邏輯電路互聯(lián)網(wǎng)絡(luò)所實(shí)現(xiàn)的頻寬高出10倍到數(shù)十倍。
(4)本發(fā)明的擴(kuò)展技術(shù)只需加一個(gè)通信處理機(jī)，在它后面再接仲裁與選擇器即可與更多的處理機(jī)接口并聯(lián)，由此類推，例如在(4×K)中任何結(jié)點(diǎn)，采用此方法擴(kuò)展，通信與計(jì)算可以重疊，效率不減。
附圖簡要說明圖1為已有技術(shù)的互聯(lián)網(wǎng)絡(luò)拓補(bǔ)結(jié)構(gòu)示意圖。
圖2為已有技術(shù)的路由器示意圖。
圖3為本發(fā)明實(shí)施例結(jié)構(gòu)示意圖。
圖4為本實(shí)施例發(fā)送、接收時(shí)序圖。
圖5為本發(fā)明擴(kuò)展技術(shù)實(shí)施例示意圖。
本發(fā)明以采用一個(gè)四端口的快速靜態(tài)存儲(chǔ)器構(gòu)成互聯(lián)的方法為實(shí)施例說明其結(jié)構(gòu)及工作原理。
本實(shí)施例的互聯(lián)示意圖如圖3所示，在圖3中，并行系統(tǒng)共有64個(gè)計(jì)算機(jī)接口，以16K字節(jié)的四端口快速靜態(tài)存儲(chǔ)器為中心互聯(lián)，每個(gè)端口與16個(gè)計(jì)算機(jī)接口相連接，如P11，P12…P115，P116；P21，P22…P215，P216；P31，P32…P315，P316；P41，P42…P415，P416。
并行系統(tǒng)中結(jié)點(diǎn)之間的互聯(lián)，其目的是要把某一結(jié)點(diǎn)的內(nèi)存中的數(shù)據(jù)傳輸?shù)搅硪唤Y(jié)點(diǎn)的內(nèi)存中去。傳統(tǒng)的邏輯電路互聯(lián)網(wǎng)絡(luò)是通過邏輯電路，找到該另一結(jié)點(diǎn)的通信路徑，把數(shù)據(jù)經(jīng)過這條選中的路徑，傳輸?shù)搅硪唤Y(jié)點(diǎn)。而本發(fā)明提出的MCIM為互聯(lián)機(jī)制的并行系統(tǒng)中，某一個(gè)結(jié)點(diǎn)是把其信息數(shù)據(jù)放在通信用的四端口快速靜態(tài)存儲(chǔ)器SRAM中，該存儲(chǔ)器分成四個(gè)郵區(qū)，每個(gè)郵區(qū)為4KB容量(根據(jù)統(tǒng)計(jì)分析，每次傳送的數(shù)據(jù)信息一般不會(huì)超過2KB長度)。例如，P12結(jié)點(diǎn)要到數(shù)據(jù)信息傳輸?shù)絇35結(jié)點(diǎn)，則P12先把此數(shù)據(jù)信息“寫”到郵區(qū)1中，同時(shí)P12發(fā)出目標(biāo)地址信息，目前的目標(biāo)地址是P35，P35得知此地址信息以后，即可以郵區(qū)1中“讀”出傳送來的P12的數(shù)據(jù)信息，由此可見，發(fā)送結(jié)點(diǎn)P12先要送出一個(gè)狀態(tài)信息字，稱之為特征字IW(存放IW的寄存器稱為IWR)。由于MCIM是一個(gè)多端口存儲(chǔ)器，所以P12的“寫入”與P35的“讀出”是可以用流水線方式并發(fā)地進(jìn)行。
另外，在每一排中的16個(gè)計(jì)算結(jié)點(diǎn)，(目前是第一排的P12)，都有可能同時(shí)要發(fā)出數(shù)據(jù)信息，所以它們有可能要“竟?fàn)帯边@一排所連接的存儲(chǔ)端口。這里，必然有一個(gè)仲裁與選擇；而對(duì)于接收的結(jié)點(diǎn)，(目前是第3排的P35)也有一個(gè)仲裁與選擇問題，所以特征字寄存器中應(yīng)包括本結(jié)點(diǎn)的狀態(tài)、優(yōu)先權(quán)、通信的郵區(qū)號(hào)以及目標(biāo)結(jié)點(diǎn)地址。
發(fā)送結(jié)點(diǎn)與接收結(jié)點(diǎn)操作的流水線方式的時(shí)序圖見圖4。
A為發(fā)送結(jié)點(diǎn)發(fā)出其特征字，參與仲裁；
B為發(fā)送結(jié)點(diǎn)發(fā)送數(shù)據(jù)；C為目標(biāo)結(jié)點(diǎn)從特征字選擇目標(biāo)地址；D為目標(biāo)結(jié)點(diǎn)從通信郵箱中接收數(shù)據(jù)；E為通信郵箱中原數(shù)據(jù)清零；F為目標(biāo)結(jié)點(diǎn)(即接收結(jié)點(diǎn))送給發(fā)送結(jié)點(diǎn)的應(yīng)答信號(hào)；從圖4中可知，發(fā)送與接收數(shù)據(jù)在多端口存儲(chǔ)器中的發(fā)送(寫入)與接收(讀出)是可以按流水線方式并發(fā)地進(jìn)行的。而且從發(fā)送開始，到目標(biāo)結(jié)點(diǎn)接收數(shù)據(jù)，其延遲不過兩個(gè)存取周期，如以5毫微秒(ns)的快速靜態(tài)存儲(chǔ)器(SRAM)為例，則延遲只有10ns，大大低于目前以邏輯電路為基礎(chǔ)的互聯(lián)網(wǎng)絡(luò)的延遲。而以64位器的一個(gè)字進(jìn)行讀寫的話，則結(jié)點(diǎn)間的傳輸頻寬可達(dá)12.8Gbps。如采用四端口快速SRAM，進(jìn)行二對(duì)二的信息傳輸，則聚合傳輸頻寬可達(dá)25.4Gbps。比目前以邏輯電路為基礎(chǔ)的互聯(lián)網(wǎng)絡(luò)要快一個(gè)數(shù)量級(jí)，而且該中心多端口快速靜態(tài)存儲(chǔ)器可以購買已有的商售產(chǎn)品，其代價(jià)要比定做復(fù)雜的路由器專用芯片便宜得多。
本實(shí)施例中有一些讀寫電路，這和目前大批量市場(chǎng)銷售cache讀寫電路的代價(jià)相當(dāng)。此外，仲裁與選擇也有一些邏輯電路，但由于參與仲裁與選擇的特征字的各個(gè)字段、位數(shù)都很少，如通信郵區(qū)號(hào)只有2位，目標(biāo)結(jié)點(diǎn)地址目前只有4位(每排只有16個(gè)結(jié)點(diǎn))，本結(jié)點(diǎn)狀態(tài)與優(yōu)先權(quán)總共只有三、四位，所以所用的電路的復(fù)雜性比起具有四個(gè)各有100多條線的鏈路的路由器簡單得多，而且，同樣64個(gè)結(jié)點(diǎn)的復(fù)雜路由器就需要有16個(gè)，如果結(jié)點(diǎn)擴(kuò)展到128個(gè)，256個(gè)到1024個(gè)時(shí)，MCIM并行系統(tǒng)將采用兩次級(jí)連的仲裁與選擇以求到擴(kuò)展性，而用邏輯電路為基礎(chǔ)的互聯(lián)網(wǎng)絡(luò)，其路由器數(shù)增加更多。
在物理實(shí)現(xiàn)上，各個(gè)結(jié)點(diǎn)的CPU應(yīng)盡量靠近MCIM的多端口快速靜態(tài)存儲(chǔ)器，以求得充分發(fā)揮快速SRAM的速度。
本發(fā)明的擴(kuò)展技術(shù)實(shí)施例如圖5，以上述實(shí)施例為基礎(chǔ)，若該例中的結(jié)點(diǎn)數(shù)4×K(4×16＝64個(gè))還不夠，需用擴(kuò)展，可以加一個(gè)通信處理機(jī)，在圖5中以Pc表示，它后面可接仲裁與選擇器AS2i，在AS2i還可接P2i1到P2in的幾個(gè)處理機(jī)，如P2i1與P41要通信，P2i1仍可進(jìn)行其計(jì)算任務(wù)，即通信與計(jì)算可以重疊，由此類推，在(4×K)中任何結(jié)點(diǎn)，都可采用此方法擴(kuò)展，效率不減。
權(quán)利要求
1.一種計(jì)算機(jī)并行處理系統(tǒng)的互聯(lián)方法，其特征在于將多端口快速靜態(tài)存儲(chǔ)器SRAM的每一邊端口與K個(gè)處理機(jī)結(jié)點(diǎn)Pij(i＝1，…h(huán)；j＝1…k)相連；將所說存儲(chǔ)器劃分為與每一端口相對(duì)應(yīng)的二個(gè)以上的通信郵區(qū)ASn(n＝1～h)，設(shè)置二個(gè)以上具有優(yōu)先權(quán)選擇仲裁的電路分別與多端口存儲(chǔ)器的端口和相應(yīng)的結(jié)點(diǎn)相連；設(shè)定對(duì)應(yīng)于每個(gè)結(jié)點(diǎn)Pij的特征字IWij，所說的特征字包括本結(jié)點(diǎn)狀態(tài)，優(yōu)先權(quán)，通信郵區(qū)號(hào)以及目標(biāo)結(jié)點(diǎn)地址，還包括以下處理步驟1)發(fā)送結(jié)點(diǎn)Pij先要發(fā)出其特征字IWij通過所說的選擇仲裁電路，竟?fàn)幱玫酱鎯?chǔ)器一個(gè)端口，把要發(fā)送的數(shù)據(jù)“寫”到對(duì)應(yīng)的通信郵區(qū)中，并同時(shí)把特征字中的目標(biāo)地址送到接收結(jié)點(diǎn)Pij；2)接收結(jié)點(diǎn)Pij經(jīng)所說選擇仲裁電路爭用到讀數(shù)據(jù)的存儲(chǔ)器端口，“讀”出所述的數(shù)據(jù)。
2.采用如權(quán)利要求1所述方法的電路，其特征在于，包括一個(gè)劃分為二個(gè)以上郵區(qū)的多端口快速靜態(tài)存儲(chǔ)器SRAM，該存儲(chǔ)器的端口通過一個(gè)具有優(yōu)先權(quán)仲裁與選擇的電路ASi(i＝1…h(huán))與K個(gè)計(jì)算機(jī)結(jié)點(diǎn)Pij相連.(其中i＝1～h，j＝1～K)。
3.如權(quán)利要求2所述的電路，其特征在于，所說的一個(gè)結(jié)點(diǎn)Pij還可與一個(gè)通信處理機(jī)Pc相連，該通信處理機(jī)通過另外的一個(gè)具有優(yōu)先權(quán)仲裁與選擇的電路ASin與m個(gè)計(jì)算機(jī)接口Pi1(l＝1...m)相連，以擴(kuò)展并行處理系統(tǒng)中的處理機(jī)結(jié)點(diǎn)數(shù)目。
全文摘要
本發(fā)明屬于計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及計(jì)算機(jī)并行系統(tǒng)中互聯(lián)網(wǎng)絡(luò)的改良。本發(fā)明的特征是將多端口快速靜態(tài)存儲(chǔ)器SRAM的每一邊與K個(gè)處理機(jī)結(jié)點(diǎn)P
文檔編號(hào)G06F13/14GK1164707SQ9710410
公開日1997年11月12日 申請(qǐng)日期1997年4月18日 優(yōu)先權(quán)日1997年4月18日
發(fā)明者李三立 申請(qǐng)人:清華大學(xué)