Soi四端口網絡及其模型拓撲結構的制作方法
【技術領域】
[0001]本發(fā)明涉及射頻器件的建模領域，特別是涉及一種SOI四端口網絡及其模型拓撲結構。
【背景技術】
[0002]隨著集成電路技術的發(fā)展和越來越廣泛的應用，集成電路設計時必須考慮其高可靠性、高性能、低成本的要求，人們對IC CAD軟件統(tǒng)計容差分析、優(yōu)化設計、成品率、成本分析及可靠性預測的功能和精度要求也越來越高。而在IC CAD軟件中，MOSFET的器件模型是將IC設計和IC產品功能與性能聯系起來的關鍵紐帶。伴隨著集成器件尺寸越來越小，集成規(guī)模越來越大，集成電路工序越來越復雜，對器件模型的精度要求也越來越高。當今一個精確的MOSFET模型無疑已成為IC CAD設計者首要解決的問題，一直也是國際上研宄的重點和熱點。目前業(yè)界主流的MOSFET器件模型為BSM模型，所對應的SOI MOSFET器件模型BSMSOI模型。
[0003]通常，SOI器件射頻建模采用兩端口網絡進行S參數測試，SOI兩端口網絡采用放大器中常用的共源結構，如圖1所示。而對于采用共柵或者共漏結構的電路，該建模方法并不能反映工作狀態(tài)下的特性。如圖2所示為兩端口共柵測試結構，在共柵極測試結構中，柵極和體極共同接在零電勢上，此時器件工作在截止區(qū)，不能反映器件在工作區(qū)域時的電學特性。同理，如圖3所示為兩端口共漏測試結構，漏極和體極共同接在零電勢上，此時器件工作在截止區(qū)，也不能反映器件在工作區(qū)域時的電學特性。
[0004]因此，本發(fā)明提出一種SOI四端口網絡及其模型拓撲結構，利用四端口網絡可以進行SOI MOSFET S參數的測試，根據需要組成共源、共柵、共漏網絡，具有更好的靈活性。

【發(fā)明內容】

[0005]鑒于以上所述現有技術的缺點，本發(fā)明的目的在于提供一種SOI四端口網絡及其模型拓撲結構，用于解決現有技術中兩端口網絡采用共柵、共漏結構電路會出現工作在截止區(qū)，不能反映器件工作時的電學特性的問題。
[0006]為實現上述目的及其他相關目的，本發(fā)明提供一種SOI四端口網絡，所述SOI四端口網絡至少包括:
[0007]第一端口、第二端口、第三端口以及第四端口，所述SOI器件進行射頻建模時，柵極與所述第一端口連接，漏極與所述第二端口連接，源極與所述第三端口連接，體極與所述第四端口連接。
[0008]作為本發(fā)明SOI四端口網絡的一種優(yōu)化的方案，柵極與所述第一端口的焊墊連接，漏極與所述第二端口的焊墊連接，源極與所述第三端口的焊墊連接，體極與所述第四端口的焊墊連接。
[0009]作為本發(fā)明SOI四端口網絡的一種優(yōu)化的方案，所述四端口網絡與測試器件之間包括外部寄生模型。
[0010]作為本發(fā)明SOI四端口網絡的一種優(yōu)化的方案，所述外部寄生模型包括四個端口分別到測試器件的串聯電阻、四個端口分別對地的導納以及兩兩端口互相之間的導納。
[0011]作為本發(fā)明SOI四端口網絡的一種優(yōu)化的方案，通過短路結構進行所述串聯電阻的去嵌入，通過開路結構進行導納的去嵌入。
[0012]本發(fā)明還提供一種SOI四端口網絡的模型拓撲結構，所述模型拓撲結構至少包括:
[0013]體極的本征電阻、柵極的本征電阻、源極的本征電阻、漏極的本征電阻；
[0014]柵極與漏極之間的寄生電容，柵極與源極之間的寄生電容，體極與源極之間的寄生電容，體極與漏極之間的寄生電容；
[0015]柵極通過體接觸有源區(qū)與源極之間的寄生電容，柵極通過體接觸有源區(qū)與漏極之間的寄生電容，體極通過體接觸有源區(qū)與漏極之間的寄生電容，體極通過體接觸有源區(qū)與源極之間的寄生電容。
[0016]作為本發(fā)明SOI四端口網絡的模型拓撲結構的一種優(yōu)化的方案，所述SOI器件模型為 BSMSO1、PSPSOI 或 HiSMSOI。
[0017]如上所述，本發(fā)明的SOI四端口網絡及其模型拓撲結構，包括:第一端口、第二端口、第三端口以及第四端口，所述SOI器件進行射頻建模時，柵極與所述第一端口連接，漏極與所述第二端口連接，源極與所述第三端口連接，體極與所述第四端口連接。通過SOI四端口網絡，可以采用共源、共柵以及共漏電路中任意一種結構進行建模，各個端口根據需要進行電壓設置。傳統(tǒng)的兩端口網絡體電極只能接地，本發(fā)明的四端口網絡體電極可以通過設置，獲得不同體電壓下的射頻特性及噪聲特性。
【附圖說明】
[0018]圖1為現有技術的兩端口共源測試結構示意圖。
[0019]圖2為現有技術的兩端口共柵測試結構示意圖。
[0020]圖3為現有技術的兩端口共漏測試結構示意圖。
[0021]圖4為本發(fā)明四端口網絡結構示意圖。
[0022]圖5為本發(fā)明四端口網絡外部寄生模型。
[0023]圖6為本發(fā)明SOI晶體管四端口網絡拓撲結構示意圖。
[0024]元件標號說明
[0025]101第一端口
[0026]102第二端口
[0027]103第三端口
[0028]104第四端口
[0029]201、202、203、204焊墊
【具體實施方式】
[0030]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0031]請參閱附圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0032]本發(fā)明提供一種SOI四端口網絡，如圖1所示，SOI四端口網絡至少包括:第一端口 101、第二端口 102、第三端口 103以及第四端口 104，所述SOI器件進行射頻建模時，需要將SOI晶體管器件的柵極G、漏極D、源極S以及體極B分別與第一端口 101、第二端口 102、第三端口 103、第四端口 104相連，具體為:柵極G與所述第一端口 101連接，漏極D與所述第二端口 102連接，源極S與所述第三端口 103連接，體極B與所述第四端口 104連接。
[0033]更為具體地，所述柵極G與所述第一端口 101的焊墊201連接，漏極D與所述第二端口 102的焊墊202連接，源極S與所述第三端口 103的焊墊203連接，體極B與所述第四端口 104的焊墊204連接，并分別通過差分探針與外界信號相連。
[0034]為了組成共源結構，則將第三端口和第四端口的電壓設置為零，即接地，這種接法可以實現現有技術中的兩端口共源結構測試，當第三端口和第四端口根據需要接相應電壓時，便可以實現四端口的網絡測試。
[0035]若將第一端口和第四端口的電壓設置為零，即接地，便可以組成共柵極測試結構，當第一端口和第