一種高速互聯(lián)終端匹配的設(shè)計(jì)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及服務(wù)器主板研發(fā)技術(shù)領(lǐng)域，特別涉及一種高速互聯(lián)終端匹配的設(shè)計(jì)方法。
【背景技術(shù)】
[0002]差分傳輸是一種信號(hào)傳輸?shù)募夹g(shù)，它是用一個(gè)數(shù)值來(lái)表示兩個(gè)物理量之間的差異。通俗地說(shuō)，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，信號(hào)接收端比較這兩個(gè)電壓的差值來(lái)判斷發(fā)送端發(fā)送的是邏輯O還是邏輯I。
[0003]區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的做法，差分傳輸在兩根差分信號(hào)線上都傳輸信號(hào)，這兩根差分信號(hào)線上的信號(hào)振幅相等，相位相反。在這兩根線上的傳輸?shù)男盘?hào)就是差分信號(hào)。差分信號(hào)的信號(hào)源和信號(hào)接收端距離越遠(yuǎn)，他們局部地的電壓值之間有差異的可能性就越大。
[0004]通常，差分信號(hào)也是高速信號(hào)，所以高速設(shè)計(jì)規(guī)則通常也都適用于差分信號(hào)的布線，特別是設(shè)計(jì)傳輸線這樣的信號(hào)線時(shí)更是如此。這就意味著技術(shù)人員必須非常謹(jǐn)慎地設(shè)計(jì)信號(hào)線的布線，以確保信號(hào)線的特征阻抗沿信號(hào)線各處連續(xù)并且保持一個(gè)常數(shù)。
[0005]在差分線對(duì)的布局布線過(guò)程中，我們希望差分線對(duì)中的兩個(gè)PCB線完全一致。這就意味著，在實(shí)際應(yīng)用中應(yīng)該盡最大的努力來(lái)確保差分線對(duì)中的PCB線具有完全一樣的阻抗并且布線的長(zhǎng)度也完全一致。差分PCB線通常總是成對(duì)布線，而且它們之間的距離沿線對(duì)的方向在任意位置都保持為一個(gè)常數(shù)不變。通常情況下，差分信號(hào)線對(duì)的布局布線總是盡可能地靠近。
[0006]伴隨著云計(jì)算的到來(lái)，服務(wù)器的發(fā)展迅速崛起，在服務(wù)器的設(shè)計(jì)中，信號(hào)速率越來(lái)越高，高速信號(hào)對(duì)主板的空間設(shè)計(jì)需求也在不斷提升。
[0007]尤其是在高速差分信號(hào)線設(shè)計(jì)中，隨著信號(hào)速率的提升，差分線不等長(zhǎng)會(huì)導(dǎo)致信號(hào)相位不匹配，相位誤差帶來(lái)的危害便是共模電壓噪聲，正常的差分走線的共模電壓為0，出現(xiàn)相位誤差后會(huì)使得共模電壓噪聲增大，長(zhǎng)距離的相位誤差不盡快補(bǔ)償回來(lái)的話，會(huì)引起共模電壓噪聲的積累。
[0008]在實(shí)際設(shè)計(jì)中，經(jīng)常會(huì)在BGA出pin和進(jìn)pin端產(chǎn)生不可避免的相位差異。同時(shí)，如附圖1現(xiàn)有技術(shù)高速差分信號(hào)線等長(zhǎng)繞線補(bǔ)償layout示意圖所示，由于該區(qū)域的空間通常較小，等長(zhǎng)繞線又會(huì)使得空間更為緊張。同時(shí)，為避免高速差分信號(hào)線不等長(zhǎng)導(dǎo)致的信號(hào)相位不匹配，在高速線拓?fù)浣Y(jié)構(gòu)中，layout設(shè)計(jì)人員需將高速差分信號(hào)線路徑上每個(gè)負(fù)載端前后，甚至每個(gè)via前后都要做到等長(zhǎng)匹配。layout設(shè)計(jì)人員會(huì)經(jīng)常在走線空間和等長(zhǎng)繞線中做取舍，會(huì)耗費(fèi)大量時(shí)間。
[0009]因此，為滿足客戶(hù)需求，對(duì)研發(fā)人員來(lái)說(shuō)，在設(shè)計(jì)質(zhì)量和研發(fā)周期上都存在很大的挑戰(zhàn)。
[0010]為規(guī)避上述layout繞線設(shè)計(jì)問(wèn)題，本發(fā)明提出了一種高速互聯(lián)終端匹配的設(shè)計(jì)方法。在電路設(shè)計(jì)中在電路設(shè)計(jì)中，可以解決因相位不匹配而造成的繞線問(wèn)題，避免layout人員的繞線時(shí)間，縮短了產(chǎn)品設(shè)計(jì)周期，同時(shí)節(jié)省布線空間。

【發(fā)明內(nèi)容】

[0011]本發(fā)明為了彌補(bǔ)現(xiàn)有技術(shù)的缺陷，提供了一種簡(jiǎn)單，合理，有效的高速互聯(lián)終端匹配的設(shè)計(jì)方法。
[0012]本發(fā)明是通過(guò)如下技術(shù)方案實(shí)現(xiàn)的:
一種高速互聯(lián)終端匹配的設(shè)計(jì)方法，其特征在于:在高速差分信號(hào)線的最終接收端連接共模扼流線圈和相位補(bǔ)償電路；所述高速差分信號(hào)線首先連接到所述共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，然后連接所述相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，最后連接到所述最終接收端。
[0013]所述相位補(bǔ)償電路包括放大器，電阻Rl，電容C和電阻Rf，所述電阻Rl，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。
[0014]所述相位補(bǔ)償電路為一放大器芯片，所述放大芯片通過(guò)電容C控制信號(hào)相位差大小。
[0015]所述共模扼流線圈是一個(gè)雙向?yàn)V波器，一方面能夠?yàn)V除高速差分信號(hào)線上共模電磁的干擾，另一方面又能抑制本身不向外發(fā)出電磁干擾，避免影響同一電磁環(huán)境下其他電子設(shè)備的正常工作。
[0016]本發(fā)明的有益效果是:該高速互聯(lián)終端匹配的設(shè)計(jì)方法，采用共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，采用相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，減少了不必要的等長(zhǎng)繞線，節(jié)省了布線空間，極大地減少了設(shè)計(jì)人員的繞線時(shí)間，降低了產(chǎn)品設(shè)計(jì)開(kāi)發(fā)時(shí)間，縮短了研發(fā)周期。
【附圖說(shuō)明】
[0017]附圖1為現(xiàn)有技術(shù)高速差分信號(hào)線等長(zhǎng)繞線補(bǔ)償layout示意圖；
附圖2為本發(fā)明高速互聯(lián)終端匹配的邏輯結(jié)構(gòu)示意圖；
附圖3為本發(fā)明放大芯片中相位補(bǔ)償電路示意圖；
附圖4為本發(fā)明共模扼流線圈原理示意圖；
附圖5為本發(fā)明高速互聯(lián)終端匹配layout示意圖；
附圖6為現(xiàn)有技術(shù)高速差分信號(hào)線等長(zhǎng)繞線補(bǔ)償?shù)男盘?hào)相位測(cè)試結(jié)果示意圖；
附圖7為本發(fā)明高速互聯(lián)終端匹配信號(hào)相位測(cè)試結(jié)果示意圖。
【具體實(shí)施方式】
[0018]下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。
[0019]如附圖2本發(fā)明高速互聯(lián)終端匹配的邏輯結(jié)構(gòu)示意圖所示，該高速互聯(lián)終端匹配的設(shè)計(jì)方法，在高速差分信號(hào)線的最終接收端(download)連接共模扼流線圈(common modechokes)和相位補(bǔ)償電路；所述高速差分信號(hào)線首先連接到所述共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，然后連接所述相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，最后連接到所述最終接收端。
[0020]如附圖3本發(fā)明放大芯片中相位補(bǔ)償電路示意圖所示，所述相位補(bǔ)償電路包括放大器，電阻R1，電容C和電阻Rf，所述電阻R1，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。
[0021]所述相位補(bǔ)償電路為一放大器芯片，所述放大芯片通過(guò)電容C控制信號(hào)相位差大小。
[0022]如附圖4本發(fā)明共模扼流線圈原理示意圖所示，所述共模扼流線圈是一個(gè)雙向?yàn)V波器，一方面能夠?yàn)V除高速差分信號(hào)線上共模電磁的干擾，另一方面又能抑制本身不向外發(fā)出電磁干擾，避免影響同一電磁環(huán)境下其他電子設(shè)備的正常工作。
[0023]如附圖5本發(fā)明高速互聯(lián)終端匹配layout示意圖所示，高速差分信號(hào)線依次連接共模扼流線圈，放大芯片和最終接收端。
[0024]分別測(cè)試現(xiàn)有技術(shù)高速差分信號(hào)線等長(zhǎng)繞線補(bǔ)償?shù)碾娐沸盘?hào)和本發(fā)明高速互聯(lián)終端匹配的電路信號(hào)，高速差分信號(hào)線上的信號(hào)相位測(cè)試結(jié)果分別如附圖6和附圖7所示。對(duì)比附圖6和附圖7可以看出，高速差分信號(hào)線上增加了相位補(bǔ)償電路后，信號(hào)的相位誤差消失，沒(méi)有產(chǎn)生相位誤差也就不會(huì)造成共模電壓噪聲的積累。本發(fā)明高速互聯(lián)終端匹配的設(shè)計(jì)方法的最終輸出端得到共模電壓為0，無(wú)相位誤差的信號(hào)。本發(fā)明高速互聯(lián)終端匹配的設(shè)計(jì)方法既解決了布線空間有限的問(wèn)題，又使最終輸出端得到了相位匹配的信號(hào)。
[0025]該高速互聯(lián)終端匹配的設(shè)計(jì)方法，采用共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，采用相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，減少了不必要的等長(zhǎng)繞線，節(jié)省了布線空間，極大地減少了設(shè)計(jì)人員的繞線時(shí)間，降低了產(chǎn)品設(shè)計(jì)開(kāi)發(fā)時(shí)間，縮短了研發(fā)周期。
【主權(quán)項(xiàng)】
1.一種高速互聯(lián)終端匹配的設(shè)計(jì)方法，其特征在于:在高速差分信號(hào)線的最終接收端連接共模扼流線圈和相位補(bǔ)償電路；所述高速差分信號(hào)線首先連接到所述共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為O，然后連接所述相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，最后連接到所述最終接收端。2.根據(jù)權(quán)利要求1所述的高速互聯(lián)終端匹配的設(shè)計(jì)方法，其特征在于:所述相位補(bǔ)償電路包括放大器，電阻R1，電容C和電阻Rf，所述電阻R1，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。3.根據(jù)權(quán)利要求2所述的高速互聯(lián)終端匹配的設(shè)計(jì)方法，其特征在于:所述相位補(bǔ)償電路為一放大器芯片，所述放大芯片通過(guò)電容C控制信號(hào)相位差大小。4.根據(jù)權(quán)利要求1所述的高速互聯(lián)終端匹配的設(shè)計(jì)方法，其特征在于:所述共模扼流線圈是一個(gè)雙向?yàn)V波器，一方面能夠?yàn)V除高速差分信號(hào)線上共模電磁的干擾，另一方面又能抑制本身不向外發(fā)出電磁干擾，避免影響同一電磁環(huán)境下其他電子設(shè)備的正常工作。
【專(zhuān)利摘要】本發(fā)明特別涉及一種高速互聯(lián)終端匹配的設(shè)計(jì)方法。該高速互聯(lián)終端匹配的設(shè)計(jì)方法，在高速差分信號(hào)線的最終接收端連接共模扼流線圈和相位補(bǔ)償電路；所述高速差分信號(hào)線首先連接到所述共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，然后連接所述相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，最后連接到所述最終接收端。該高速互聯(lián)終端匹配的設(shè)計(jì)方法，采用共模扼流線圈抑制共模電壓，使高速差分信號(hào)線上的共模電壓為0，采用相位補(bǔ)償電路實(shí)現(xiàn)相位補(bǔ)償，使高速差分信號(hào)線上的信號(hào)相位匹配，減少了不必要的等長(zhǎng)繞線，節(jié)省了布線空間，極大地減少了設(shè)計(jì)人員的繞線時(shí)間，降低了產(chǎn)品設(shè)計(jì)開(kāi)發(fā)時(shí)間，縮短了研發(fā)周期。
【IPC分類(lèi)】G06F13/40
【公開(kāi)號(hào)】CN104978298
【申請(qǐng)?zhí)枴緾N201510352719
【發(fā)明人】李永翠, 王林
【申請(qǐng)人】浪潮電子信息產(chǎn)業(yè)股份有限公司
【公開(kāi)日】2015年10月14日
【申請(qǐng)日】2015年6月24日