一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法及裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及集成電路領域，尤其是一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法及裝置，適用于數(shù)據(jù)加密等信息安全領域。
【背景技術】
[0002]隨機數(shù)的應用非常廣泛，例如博彩業(yè)中的搖號、抽獎；統(tǒng)計學上的蒙特卡洛模擬；信息屏蔽中的屏蔽信號；雷達系統(tǒng)中的測距信號；遙控遙測中的測控信號；數(shù)字通信中的群同步和加擾解擾信號；碼分多址中的地址碼和擴頻碼，甚至是保密通信中的密鑰都會用到隨機數(shù)。在通信、密碼學、保密通信等領域中隨機數(shù)的質(zhì)量是影響系統(tǒng)可靠性的至關重要因素。
[0003]現(xiàn)在使用的可集成隨機數(shù)產(chǎn)生技術中，大多數(shù)是采用偽隨機的方法產(chǎn)生“種子”碼的，偽隨機的“種子”碼是可以很容易被破解的，所以對整個交易系統(tǒng)的安全性構成很大的威脅。因此，實現(xiàn)可集成真隨機數(shù)產(chǎn)生器就顯得非常重要，特別是在對安全性要求高的應用系統(tǒng)中。
[0004]真隨機數(shù)產(chǎn)生器的實現(xiàn)方法主要是基于電子器件本身的物理特性，如熱噪聲、振蕩器頻率抖動和電路混沌等方法產(chǎn)生隨機數(shù)。
[0005]熱噪聲產(chǎn)生的隨機數(shù)在幅值上是隨機起伏的，具有隨機性，但是熱噪聲的幅度通常較小，需要放大；振蕩器頻率抖動產(chǎn)生的隨機數(shù)，利用振蕩器頻率的不穩(wěn)定性，通過低頻振蕩器對高頻振蕩器進行D觸發(fā)器形式采樣來產(chǎn)生隨機序列，這樣產(chǎn)生的隨機數(shù)碼率過低；電路混沌產(chǎn)生隨機數(shù)方法多種多樣，但該方法產(chǎn)生的隨機數(shù)碼率過低，且偽隨機數(shù)居多。以上三種方法產(chǎn)生的隨機數(shù)大部分需要后處理才能通過隨機數(shù)測試，對隨機數(shù)的產(chǎn)生和應用帶來局限性。
[0006]傳統(tǒng)的相位噪聲產(chǎn)生隨機數(shù)，采用半導體激光器的相位噪聲，利用干涉原理將激光器的相位噪聲可轉(zhuǎn)變?yōu)閺姸确矫娴脑肼?，進而產(chǎn)生隨機數(shù)，但是用光域方法產(chǎn)生隨機數(shù)成本較高，且不便于集成。
[0007]因此發(fā)明一種可集成，無需后處理，多時鐘頻率下可通過隨機數(shù)測試的隨機數(shù)產(chǎn)生方法和裝置具有很大意義。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的是提供一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法及裝置，來解決傳統(tǒng)電路隨機數(shù)產(chǎn)生方法不能直接通過隨機數(shù)測試和不可集成的問題。
[0009]本發(fā)明所述的一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法是采用如下技術方案實現(xiàn)的:一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法，包括如下步驟:(I)利用數(shù)字邏輯電路中邏輯門的非線性特性構造N個節(jié)點的環(huán)形結構產(chǎn)生很強的相位噪聲，作為隨機數(shù)熵源，其中N為整數(shù)且N>8 ;所述N個節(jié)點包括一個同或邏輯門構成的節(jié)點以及N-1個異或邏輯門構成的節(jié)點；每個節(jié)點都設有三個輸入端和四個輸出端，每個節(jié)點的三個輸入端分另Ij由左右相鄰節(jié)點和該節(jié)點左間隔至少為I的節(jié)點輸入；每個節(jié)點的三個輸出端分別輸出到左右相鄰節(jié)點和右間隔至少為I的節(jié)點；至少有一個節(jié)點通過剩余的一個信號輸出端輸出隨機數(shù)熵源信號；
[0010](2)用差分延遲異或方法對步驟(I)中構造的輸出隨機數(shù)熵源信號的節(jié)點進行處理，對輸出的隨機數(shù)熵源信號進行糾偏，使得輸出熵源信號的節(jié)點產(chǎn)生的隨機序列0、1比例更加均勻；
[0011](3)利用時鐘信號對步驟(2)糾偏后的隨機數(shù)熵源各輸出節(jié)點通過采樣模塊進行采樣，從而得到輸出穩(wěn)定的隨機比特流。
[0012]隨機數(shù)熵源N個節(jié)點均可作為輸出端，可單獨輸出，也可同時輸出。
[0013]進一步的，所述差分延遲異或處理方法，其中的差分延遲部分可由可編程集成電路內(nèi)部邏輯門組合延遲實現(xiàn)，也可由外部延遲電路實現(xiàn)。
[0014]進一步的，所述時鐘信號由外部提供，時鐘信號< 200MHz。
[0015]進一步的，所述采樣模塊由D觸發(fā)器實現(xiàn)，每個D觸發(fā)器存在時鐘信號輸入端，連接外部時鐘信號；D觸發(fā)器還設有信號輸出端，所述信號輸入端與隨機數(shù)熵源糾偏后的節(jié)點的輸出端相連。
[0016]所述隨機數(shù)熵源為環(huán)狀結構，可產(chǎn)生很強的相位噪聲，不受外部時鐘信號驅(qū)動。
[0017]所述真隨機數(shù)由數(shù)字邏輯單元組成，電路容易實現(xiàn)，可兼容不同的可編程集成電路，具有普遍的靈活性與可重構性構造。
[0018]所述真隨機數(shù)產(chǎn)生結構可實現(xiàn)集成化小型化，可廣泛應用在數(shù)據(jù)加密等信息安全領域。
[0019]本發(fā)明所述的一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生裝置是采用如下技術方案實現(xiàn)的:一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生裝置，包括由N個節(jié)點首尾相連組成環(huán)狀的隨機數(shù)熵源，所述N個節(jié)點包括一個同或邏輯門構成的節(jié)點102以及N-1個異或邏輯門構成的節(jié)點1Ini，其中N、i為整數(shù)，N值大于8，i e (I?N-1);
[0020]每個節(jié)點都設有三個輸入端和四個輸出端，所述三個輸入端分別由左右相鄰節(jié)點和該節(jié)點左間隔至少為I的節(jié)點輸入；所述三個輸出端分別輸出到左右相鄰節(jié)點和右間隔至少為I的節(jié)點；至少有一個節(jié)點通過剩余的一個輸出端輸出到外部，連接有差分延遲異或模塊200 ;所述一個差分延遲異或模塊均連接有一個采樣模塊300 ;所述采樣模塊300設有兩個信號輸入端和一個信號輸出端，其中一個信號輸入端與差分延遲異或模塊200的信號輸出端相連接，另一個信號輸入端連接有時鐘信號400 ;采樣模塊300的信號輸出端用于輸出穩(wěn)定的隨機比特流。
[0021]本發(fā)明所提供的一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法及裝置，其優(yōu)點與積極效果在于:
[0022]第一，所產(chǎn)生的隨機數(shù)序列不存在周期性，無需后處理，調(diào)節(jié)時鐘頻率和結構參數(shù)即可產(chǎn)生O?200Mbit/s可以通過國際隨機數(shù)行業(yè)測試標準(NIST統(tǒng)計測試包)的穩(wěn)定隨機數(shù)。
[0023]第二，系統(tǒng)全部采用數(shù)字邏輯單元，電路實現(xiàn)容易，而且可兼容不同的可編程集成電路，具有普遍的適用性和靈活性。
[0024]第三，所用的隨機數(shù)產(chǎn)生電路可實現(xiàn)集成化小型化，可廣泛應用在數(shù)據(jù)加密等信息安全領域。
[0025]第四，結構中采用間隔反饋方式，減小了相鄰節(jié)點的相關性，增加了系統(tǒng)的復雜度，提高了隨機熵源信號的隨機性。
【附圖說明】
[0026]圖1是本發(fā)明所述裝置的電路結構圖。
[0027]圖中:100:隨機數(shù)熵源；101:異或邏輯門;102:同或邏輯門；200:差分異或模塊；201:差分延遲線；202:異或邏輯門；300:采樣模塊；400:時鐘信號。
[0028]圖2是實現(xiàn)本方法的邏輯門的內(nèi)部結構示意圖。
[0029]圖中:500:實際邏輯門；501:理想邏輯門；502:反曲門激活函數(shù)；503:低通濾波器。
[0030]圖3是本發(fā)明所述裝置產(chǎn)生的5Mbps隨機數(shù)序列圖。
[0031]圖4是本發(fā)明所述裝置產(chǎn)生的5Mbps隨機數(shù)的NIST隨機數(shù)測試結果。
[0032]圖5是本發(fā)明所述裝置產(chǎn)生的200Mbps隨機數(shù)序列圖。
[0033]圖6是本發(fā)明所述裝置產(chǎn)生的200Mbps隨機數(shù)的NIST隨機數(shù)測試結果。
【具體實施方式】
[0034]為了更加清晰地描述本發(fā)明的原理，結構和優(yōu)點，以下結合附圖，從方法原理、結構和實測數(shù)據(jù)分析等方面，對本發(fā)明做出進一步詳細說明。此處描述的具體實施內(nèi)容僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0035]本發(fā)明可在現(xiàn)有的集成電路技術基礎上，在專用集成電路(ASICs)、專用標準產(chǎn)品(ASSPs)、可編程邏輯器件(PLDs)、現(xiàn)場可編程門陣列(FPGAs)、和復雜可編程邏輯器件(CPLDs)等器件上均可實現(xiàn)。以現(xiàn)場可編程門陣列(FPGAs)為例，F(xiàn)PGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogic Block)、輸出輸入模塊 1B (Input Output Block)和內(nèi)部連線(Interconnect)三個部分。在FPGA中可以構造實現(xiàn)碼率可調(diào)的真隨機數(shù)發(fā)生器結構，具有非常大的靈活性，集成靈活，可以很方便的和FPGA中的其他功能進行集成；接口靈活，可以很方便的設計各種接口，包括硬接口和軟接口，以滿足各種應用需求。
[0036]圖1所示實施本發(fā)明所提供的一種基于相位噪聲的可集成真隨機數(shù)產(chǎn)生方法及裝置的電路結構圖，具體產(chǎn)生方法步驟如下:
[0037]步驟一、利用數(shù)字邏輯電路中邏輯門的非線性特性構造N(N為整數(shù)且N>8)個節(jié)點的環(huán)形結構產(chǎn)生很強的相位噪聲，作為隨機數(shù)熵源100 ;隨機數(shù)熵源100是由N個節(jié)點組成，N為整數(shù)，其值大于8，節(jié)點102為同或邏輯門，節(jié)點101為異或邏輯門，邏輯門102和101均存在三個輸入端和四個輸出端，三個輸入端分別由左右相鄰節(jié)點和該節(jié)點左間隔為I的節(jié)點輸入，其中三個輸出端分別輸出到左右相鄰節(jié)點和右間隔為I的節(jié)點。
[0038]也就是說，對于同或邏輯門102和異或邏輯門101其中兩個輸入端和兩個輸出端:同或邏輯門102的兩個輸入端與異或邏輯門101N 1、1lj^輸出端連接，同或邏輯門102的兩個輸出端與異或邏輯門101N PlOl1的輸入端連接；異或邏輯門1l1的兩個輸入端與同或邏輯門102和異或邏輯門1l2的輸出端連接，異或邏輯門1l1的兩個輸出端與同或邏輯門102和異或邏輯門1l2的輸入端連接；異或邏輯門101N i的兩個輸入端與同或邏輯門102和異或邏輯門1In 2的輸出端連接，異或邏輯門101N i的兩個輸出端與同或邏輯門102和異或邏輯門1In 2的輸入端連接；異或邏輯門1lni的兩個輸入端與異或邏輯門1lnilUOUja輸出端連接，異或邏輯門1lni的兩個輸出端與異或邏輯門1lni PlOllri的輸入端連接，其中m為整數(shù)，其值大于I且小于N-1。對于同或邏輯門102