Soi-mosfet模型及其參數(shù)提取方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電路建模領(lǐng)域，特別是涉及一種S0I-M0SFET模型及其參數(shù)提取方法。
【背景技術(shù)】
[0002] 隨著集成電路發(fā)展到如今的深亞微米時(shí)代，要進(jìn)一步提高芯片的集成度和運(yùn)行速 度，現(xiàn)有的體硅材料和工藝正接近器件的物理極限，在減小特征尺寸方面遇到嚴(yán)峻的挑戰(zhàn)， 因此，必須在材料和工藝上有新的重大突破。SOI工藝中，材料通過在絕緣體上形成半導(dǎo)體 薄膜，具有體硅所無法比擬的優(yōu)點(diǎn)，可以實(shí)現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體 硅CMOS電路中的寄生閂鎖效應(yīng)。采用這種材料制成的集成電路還具有寄生電容小、集成密 度高、速度快、工藝簡單、短溝道效應(yīng)小及特別適用于低壓低功耗電路等優(yōu)勢，因此，SOI將 可能成為深亞微米的低壓、低功耗集成電路的主流技術(shù)，在射頻領(lǐng)域有著廣闊的應(yīng)用前景。 隨著SOI工藝和器件在集成電路產(chǎn)品中的應(yīng)用不斷拓展，精確的模型和有效的模型參數(shù)提 取技術(shù)的重要性日漸凸顯。
[0003] 雖然SOI襯底的寄生效應(yīng)比較小，但是隨著工作頻率的提高，其寄生效應(yīng)會逐漸 增大并影響到RF輸出特性。因此，S0I-M0SFET襯底網(wǎng)絡(luò)的寄生參數(shù)提取顯得尤為重要，在 以往的技術(shù)研究中，對襯底模型的研究是比較少見的，目前還沒有一個(gè)統(tǒng)一的模式標(biāo)準(zhǔn)。在 現(xiàn)有技術(shù)中（可參考文獻(xiàn)[l]Wang S C，Su P，Chen K M，et al. RF extrinsic resistance extraction considering neutral-body effect for partially-depleted SOI MOSFETs. VLSI Technology，Systems，and Applications，2006International Symposium on.IEEE， 2006:1-2 和文獻(xiàn)[2]Wang S C，Su P，Chen K M，et al. RF extrinsic resistance extraction considering neutral-body effect for partially-depleted SOI MOSFETs. VLSI Technology，Systems，and Applications，2006International Symposium on.IEEE， 2006:1-2)，襯底寄生效應(yīng)被等效為一個(gè)電阻，這種物理模型過于簡單，不能準(zhǔn)確反映器件 與頻率的特性。而在另有的現(xiàn)有技術(shù)中（可參考文獻(xiàn)[3]Ali K B，Neve C R，Gharsallah A，et al. Impact of crosstalk into high resistivity silicon substrate on the RF performance of SOI M0SFET. Journal of Telecommunications and Information Technology，2010:93_100 和文獻(xiàn)[4]Wu W，Li X，and Wang H，et al.SP_S0I:A third generation surface potential based compact SOI MOSFET model. Custom Integrated Circuits Conference，2005. Proceedings of the IEEE 2005. IEEE，2005:819-822)中，襯 底效則應(yīng)被認(rèn)為是一個(gè)電阻并聯(lián)電容，該模型過于復(fù)雜，而且SOI器件中，像寄生電容、電 阻和柵極隧道電流等效應(yīng)都是相關(guān)的，加大了參數(shù)提取的難度。
[0004] 因此，提供一種新的S0I-M0SFET模型及其參數(shù)提取方法是本領(lǐng)域技術(shù)人員需要 解決的課題。

【發(fā)明內(nèi)容】

[0005] 鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種S0I-M0SFET模型及 其參數(shù)提取方法，用于解決現(xiàn)有技術(shù)中SOI-MOSFET模型過于簡單不能準(zhǔn)確反映器件與頻 率的特性或者模型過于復(fù)雜導(dǎo)致參數(shù)提取困難的問題。
[0006] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種S0I-M0SFET模型，所述 S0I-M0SFET模型包括第一模型和第二模型；
[0007] 所述第一模型至少包括：
[0008] 從柵端到源漏端依次串聯(lián)柵端接引線寄生電感Lg、柵端接引線電阻Rg、溝道電容 Cin、溝道電阻Rin、源漏端接引線電阻Rds、源漏端接引線寄生電感L ds;
[0009] 所述溝道電容Cin和溝道電阻R ιη并聯(lián)柵-源漏寄生電容C ^
[0010] 所述柵端接引線電阻Rg和溝道電容C ιη之間通過柵-隔離層寄生電容C p及并聯(lián) 的柵-襯底損耗電阻Rsubg和柵-襯底損耗電容C subg與地連接；
[0011] 所述源漏端接引線電阻Rds和溝道電阻Rin之間通過源漏-隔離層寄生電容及 并聯(lián)的源漏-襯底損耗電阻Rsubde和源漏-襯底損耗電容C sub&與地連接；
[0012] 所述第二模型至少包括：
[0013] 包括柵-源寄生電容Cgs、柵-漏寄生電容Cgd和源-漏寄生電容C ds的封閉回路；
[0014] 所述柵-源寄生電容Cgs和柵-漏寄生電容Cgd之間通過串聯(lián)的柵端接引線電阻Rg 和柵端接引線寄生電感Lg與柵端連接；
[0015] 所述柵-漏寄生電容Cgd和源-漏寄生電容Cds之間通過串聯(lián)的漏端接引線電阻Rd 和漏端接引線寄生電感Ld與漏端連接；
[0016] 所述柵-源寄生電容Cgs和源-漏寄生電容C ds之間通串聯(lián)的源端接引線電阻R s 和源端接引線寄生電感Ls與地連接。
[0017] 可選的，所述第一模型為S0I-M0SFET襯底寄生模型，所述第二模型為移去所述襯 底寄生網(wǎng)絡(luò)后的MOSFET模型。
[0018] 可選的，所述源漏端接引線電阻Rds= (R sl+Rs2) /7 (Rdl+Rd2)，其中，Rsl為源端接引線 高頻分布電阻，R s2為源端接引線多晶硅接觸電阻，R dl為漏端接引線高頻分布電阻，R d2為漏 端接引線多晶硅接觸電阻。
[0019] 可選的，所述柵-源漏寄生電容Cfr= C gs+cgd，其中Cgs為柵-源寄生電容，C gd為 概-漏寄生電容。
[0020] 可選的，所述源漏-隔離層寄生電容Cdse= C de+Cse，其中，Cde為漏區(qū)和襯底隔離層 形成的寄生電容，C se為源區(qū)和襯底隔離層形成的寄生電容。
[0021] 可選的，所述源漏-襯底損耗電容Csubde= C subd+Csubs，其中，Csubd為漏-襯底損耗電 容，C subsS源-襯底損耗電容。
[0022] 可選的，所述源漏-襯底損耗電阻Rsubde = (R subd+Rsubs) /2，其中，Rsubd為漏-襯底損 耗電阻，RsulJ^源-襯底損耗電阻。
[0023] 可選的，所述源漏端接引線寄生電感Lds= Ld+Ls，柵端接引線電阻Rg= Rgl+Rg2，源 端接引線電阻Rs= R sl+Rs2，漏端接引線電阻Rd= R dl+Rd2，其中，Ld為漏端接引線寄生電感， Ls為源端接引線寄生電感，R gl為柵端接引線高頻分布電阻，R g2為柵端接引線多晶硅接觸電 阻，Rsl為源端接引線高頻分布電阻，R s2為源端接引線多晶硅接觸電阻，R dl為漏端接引線高 頻分布電阻，Rd2為漏端接引線多晶硅接觸電阻。
[0024] 本發(fā)明還提供一種S0I-M0SFET模型參數(shù)提取方法，所述方法包括第一模型的參 數(shù)提取和第二模型的參數(shù)提??；
[0025] 所述第一模型的參數(shù)提取方法包括：
[0026] 對以第一模型的柵端為1端口、源漏端為2端口、襯底接地組成的雙端口網(wǎng)絡(luò)進(jìn)行 S參數(shù)測量，將所述S參數(shù)去嵌后轉(zhuǎn)換為Y參數(shù)，所述Y參數(shù)之間具有如下關(guān)系：
[0027]
(1)[0028] 其中，心=-.[12
[0029] (2)
[0030] (3)
[0031] Yll為1端口與地之間的導(dǎo)納，Υ12為1端口與2端口之間的導(dǎo)納，Υ22為2端口