一種兼容不同位寬ddr的pcb板及裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及PCB板Layout領(lǐng)域，尤其涉及一種兼容不同位寬DDR的PCB板及裝置。
【背景技術(shù)】
[0002]隨著智能手機(jī)和平板電腦等終端設(shè)備的飛速發(fā)展，用戶對(duì)于終端設(shè)備內(nèi)的印刷電路板(Printed Circuit Board, PCB)的性能要求越來越高，但是對(duì)PCB板的成本卻要求越來越低，而DDR作為最小系統(tǒng)中除了主控芯片以外的另一關(guān)鍵器件，其成本和布局layout都顯得尤為重要。
[0003]現(xiàn)有的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Double Data Rate, DDR)最小系統(tǒng)的PCBLayout必須是相同位寬的DDR，即PCB Layout全部為8bit DDR3器件，或者，全部為16bitDDR3器件，或者，全部為32bit DDR3器件。
[0004]由于不同位寬的DDR3價(jià)格不穩(wěn)定，因此在系統(tǒng)總內(nèi)存容量相同的情況下,廠商會(huì)綜合考慮DDR3的性能和價(jià)格后，選擇一種位寬的器件，然而，由于現(xiàn)有的PCB Layout必須是相同位寬的DDR，因此，現(xiàn)有的PCB板復(fù)用性較低，兼容性較差，且性價(jià)比不高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例提供一種兼容不同位寬DDR的PCB板及裝置，用以解決現(xiàn)有技術(shù)中存在的PCB Layout必須是相同位寬的DDR，導(dǎo)致PCB板復(fù)用性較低，且兼容性較差，且性價(jià)比不高的問題。
[0006]本發(fā)明實(shí)施例提供的具體技術(shù)方案如下:
[0007]—種兼容不同位寬雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR的印刷電路PCB板，包括主控芯片，還包括:
[0008]地址命令線，用于連接主控芯片地址命令引腳與PCB板中的每一個(gè)地址命令焊占.
[0009]至少一個(gè)第一數(shù)據(jù)線組，用于連接主控芯片中一個(gè)第一類數(shù)據(jù)引腳與一個(gè)第一類DDR中的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)；
[0010]至少一個(gè)第二數(shù)據(jù)線組，用于連接主控芯片中一個(gè)第二類數(shù)據(jù)引腳與一個(gè)第二類DDR中的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)以及一個(gè)第一類DDR中未與第一數(shù)據(jù)線組相連的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)。
[0011]這樣，可以通過設(shè)置不同的數(shù)據(jù)線組讓主控芯片中的數(shù)據(jù)引腳與DDR中的基礎(chǔ)數(shù)據(jù)塊相連，即PCB板中為不同位寬的DDR進(jìn)行布線，保證了用戶由于不同的需求，可以選擇不同位寬的DDR進(jìn)行焊接，降低了成本，提高了 PCB板的復(fù)用性以及兼容性。
[0012]較佳地，所述第一類DDR為16bit位寬的DDR、32bit位寬的DDR以及64bit位寬的DDR中的一種。
[0013]這樣，可以保證PCB板適用于不同位寬的DDR。
[0014]較佳地，所述第二類DDR為8bit位寬的DDR、16bit位寬的DDR以及32bit位寬的DDR中的一種。
[0015]這樣，可以保證PCB板適用于不同位寬的DDR。
[0016]較佳地，確定所述第二類DDR為16bit位寬的DDR或32bit位寬的DDR時(shí)，所述第一數(shù)據(jù)線組還用于:
[0017]連接主控芯片中一個(gè)第一類數(shù)據(jù)引腳與一個(gè)第一類DDR中的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)以及一個(gè)第二類DDR中的未與第二數(shù)據(jù)線組相連的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)。
[0018]這樣，第一數(shù)據(jù)線組和第二數(shù)據(jù)線組分別連接第一類DDR和第二類DDR，保證了該P(yáng)CB板同時(shí)還適用于其它位寬的DDR，例如8bit位寬的DDR。
[0019]較佳地，所述地址命令線，具體用于:
[0020]將PCB板中的每一個(gè)地址命令焊點(diǎn)串聯(lián)后，與主控芯片地址命令引腳相連；或者，
[0021]連接主控芯片地址命令引腳后，分別與PCB板中的每一個(gè)地址命令焊點(diǎn)相連；或者，
[0022]將分為N個(gè)地址命令焊點(diǎn)組中的每一個(gè)地址命令焊點(diǎn)組的地址命令焊點(diǎn)串聯(lián)后，再與主控芯片地址命令引腳相連，其中，N大于或等于2。
[0023]這樣，可以保證主控芯片的地址命令信號(hào)可以通過地址命令線發(fā)送至每一個(gè)地址命令焊點(diǎn)(每一個(gè)DDR)。
[0024]一種兼容不同位寬雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)DDR的裝置，包括:
[0025]如上述的PCB板和至少一個(gè)DDR。
[0026]這樣，由于PCB板已經(jīng)為不同位寬的DDR都進(jìn)行布線，該裝置中的DDR可以選擇不同位寬的DDR。
[0027]較佳地，所述DDR中的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)通過第一數(shù)據(jù)線組與主控芯片中一個(gè)第一類數(shù)據(jù)引腳相連。
[0028]這樣，DDR為第一類DDR時(shí)，可以與PCB板進(jìn)行焊接。
[0029]較佳地，所述DDR為8bit位寬的DDR、16bit位寬的DDR、32bit位寬的DDR以及64bit位寬的DDR中的一種。
[0030]這樣，可以保證該裝置適用于不同位寬的DDR。
[0031]較佳地，所述DDR中的一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)通過第二數(shù)據(jù)線組與主控芯片中一個(gè)第二類數(shù)據(jù)引腳相連。
[0032]這樣，DDR為第二類DDR時(shí)，可以與PCB板進(jìn)行焊接。
[0033]較佳地，所述DDR為8bit位寬的DDR、16bit位寬的DDR、32bit位寬的DDR以及64bit位寬的DDR中的一種。
[0034]這樣，可以保證該裝置適用于不同位寬的DDR。
[0035]采用本發(fā)明技術(shù)方案，PCB板中通過第一數(shù)據(jù)線組和第二數(shù)據(jù)線組分別為不同位寬的DDR進(jìn)行布線，保證了用戶由于不同的需求，可以選擇不同位寬的DDR進(jìn)行焊接，降低了成本，提高了 PCB板的復(fù)用性以及兼容性。
【附圖說明】
[0036]圖1為本發(fā)明實(shí)施例提供的8bit位寬的DDR3的ball assignment示意圖；
[0037]圖2為本發(fā)明實(shí)施例提供的16bit位寬的DDR3的ball assignment示意圖；
[0038]圖3A為本發(fā)明實(shí)施例提供的PCB板中地址命令線的連接方式示意圖；
[0039]圖3B為本發(fā)明實(shí)施例提供的PCB板中地址命令線的連接方式示意圖；
[0040]圖3C為本發(fā)明實(shí)施例提供的PCB板中地址命令線的連接方式示意圖；
[0041]圖4為本發(fā)明實(shí)施例提供的第一種32bit DDR內(nèi)存控制器兼容8bit/16bitDDR3PCB板示意圖；
[0042]圖5為本發(fā)明實(shí)施例提供的第二種32bit DDR內(nèi)存控制器兼容8bit/16bitDDR3PCB板示意圖；
[0043]圖6為本發(fā)明實(shí)施例提供的第三種32bit DDR內(nèi)存控制器兼容16bit/32bitDDR3PCB板示意圖；
[0044]圖7為本發(fā)明實(shí)施例提供的第一種16bit DDR內(nèi)存控制器兼容8bit/16bitDDR3PCB板示意圖；
[0045]圖8為本發(fā)明實(shí)施例提供的第二種16bit DDR內(nèi)存控制器兼容8bit/16bitDDR3PCB板示意圖；
[0046]圖9為本發(fā)明實(shí)施例提供的一種兼容不同位寬DDR的裝置。
【具體實(shí)施方式】
[0047]采用本發(fā)明技術(shù)方案，能夠有效地避免現(xiàn)有技術(shù)中存在的PCB Layout必須是相同位寬的DDR，導(dǎo)致PCB板復(fù)用性較低，且兼容性較差，且性價(jià)比不高的問題。
[0048]本發(fā)明實(shí)施例提供了一種兼容不同位寬DDR的PCB板，可以應(yīng)用于各種電子設(shè)備的PCB板，下面結(jié)合附圖對(duì)本發(fā)明優(yōu)選的實(shí)施方式進(jìn)行詳細(xì)說明。
[0049]本發(fā)明實(shí)施例中的DDR適用于同類型中不同位寬的DDR中ball排布一致的DDR，如DDR2、DDR3等，在本實(shí)施例中，僅以DDR3為例。
[0050]參閱圖1和圖2中的8bit位寬的DDR3和16bit位寬的DDR3的ball assignment,可以得出，圖2中16bit位寬的DDR3的框2內(nèi)的ball排布和圖1中8bit位寬的DDR3的ball排布無論地址命令信號(hào)還是數(shù)據(jù)信號(hào)都是完全一致的。在DDR中，同一個(gè)Byte (基礎(chǔ)數(shù)據(jù)塊)內(nèi)部不同的DQ可以任意調(diào)換位置。因此，將框1中的另一個(gè)Byte的數(shù)據(jù)信號(hào)連接到另外一個(gè)8bit位寬的DDR3中的數(shù)據(jù)信號(hào)上，同一個(gè)byte內(nèi)根據(jù)走線的便利性來調(diào)換線序，同時(shí)將地址命令信號(hào)連接到該8bit位寬的DDR3中的地址命令信號(hào)上即可實(shí)現(xiàn)8bit位寬的DDR3和16bit位寬的DDR3的共板。
[0051]同理，16bit位寬的DDR3和32bit位寬的DDR3也可以實(shí)現(xiàn)共板。
[0052]其中，一個(gè)Byte的基礎(chǔ)數(shù)據(jù)塊包含8個(gè)bit的基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)，因此一個(gè)基礎(chǔ)數(shù)據(jù)塊對(duì)應(yīng)一組基礎(chǔ)數(shù)據(jù)塊焊點(diǎn)。
[0053]在本實(shí)施例中，不同位寬的DDR3中的Byte不同，即基礎(chǔ)數(shù)據(jù)塊不同，由于lByte=8bit，因此，8bit位寬的DDR3中有一個(gè)基礎(chǔ)數(shù)據(jù)塊，16bit位寬的DDR3中有兩個(gè)基礎(chǔ)數(shù)據(jù)塊，而32bit位寬的DDR3通常為兩個(gè)16bit位寬的DDR3封裝組合的，同理，其中包含4個(gè)基礎(chǔ)數(shù)據(jù)塊。
[0054]本發(fā)明實(shí)施例提供了一種兼容