字段MICROOP 712的內(nèi)容。若運(yùn)算碼字段MICRO OP 712不包括規(guī)定的上述會造成新的微指令被緩存的操作數(shù)的其中一個(gè)，加載未命中排除邏輯電路701會取消設(shè)置無未命中信號N0MISS，以通知對應(yīng)的加載執(zhí)行單元EUL 422.L根據(jù)正常加載指令執(zhí)行協(xié)議(normal load instruct1nexecut1n protocol)管理無未命中信號NOMISS的狀態(tài)。若運(yùn)算碼字段MICRO OP 712包括規(guī)定的操作數(shù)的其中一個(gè)，加載未命中排除邏輯電路701會設(shè)置無未命中信號N0MISS，以通知對應(yīng)的加載執(zhí)行單元EUL 422.L在微指令寄存器710的微指令的執(zhí)行期間排除無未命中信號NOMISS的設(shè)置。
[0085]本發(fā)明上述的組件用以執(zhí)行如同本發(fā)明中所談?wù)摰墓δ芎筒僮鳌１景l(fā)明所述的組件包括邏輯門、電路、裝置或微程序代碼(即微指令或客戶指令(native instruct1n))，或邏輯門、電路、裝置或微程序代碼的組合，或用以執(zhí)行如同本發(fā)明中所談?wù)摰墓δ芎筒僮鞯牡刃У慕M件。用以完成這些操作和功能的組件，會和在多內(nèi)核處理器中用以執(zhí)行其它功能和/或操作的其它電路或微程序代碼等所共享。
[0086]本發(fā)明的各部分和相應(yīng)的詳細(xì)描述利用軟件，或?qū)τ?jì)算機(jī)內(nèi)存內(nèi)的數(shù)據(jù)位的操作的算法和符號表示予以呈現(xiàn)。這些描述和表示是本領(lǐng)域技術(shù)人員借助其向本領(lǐng)域其它普通技術(shù)人員有效地傳達(dá)其工作的實(shí)質(zhì)的描述和表示。如在此所使用的算法(如其通常被使用的那樣)被設(shè)想為是導(dǎo)致希望結(jié)果的前后一致的步驟序列。這些步驟是物理量的所需的物理操作。雖然未必需要，這些量通常采用能夠被存儲、傳遞、組合、比較以及另外被操作的光、電，或磁的信號的形式。為了一般使用的原因，將這些信號視為位、數(shù)值、元素、符號、字符、術(shù)語、數(shù)等是便利的。
[0087]應(yīng)該牢記的是，上述所有或者類似的術(shù)語與適當(dāng)?shù)奈锢砹肯嚓P(guān)，并且其僅僅用于方便標(biāo)記所應(yīng)用到的這些量。除非特別聲明，或者是從討論中可知，諸如“處理”，“計(jì)算”，“計(jì)劃”，“確定”，“顯示”或類似術(shù)語是指計(jì)算機(jī)系統(tǒng)、微處理器、中央處理單元、或類似的電子計(jì)算裝置的動(dòng)作或者處理，其將在計(jì)算機(jī)系統(tǒng)的寄存器和存儲器內(nèi)的表示物理、電子量的數(shù)據(jù)操縱和轉(zhuǎn)換為相似地表示在計(jì)算機(jī)系統(tǒng)存儲器或者寄存器，或者其它該種信息存儲器、傳輸或者顯示設(shè)備內(nèi)的物理量的其它數(shù)據(jù)。
[0088]還要注意的是，在本發(fā)明的軟件實(shí)現(xiàn)方面，其被典型地編碼在某種形式的程序存儲介質(zhì)上，或者被實(shí)施在幾種類型的傳輸介質(zhì)上。程序存儲介質(zhì)可以是電子的(例如，只讀存儲器、快存只讀存儲器、電可編程只讀存儲器)、磁隨機(jī)存取存儲器(例如，軟盤或硬盤驅(qū)動(dòng)器)、或光學(xué)器(例如，光盤只讀存儲器、或CD-ROM)，并且其可以是只讀的或者是隨機(jī)存取的。同樣，傳輸介質(zhì)可以是金屬跡線、雙絞線、同軸線纜、光纖、或本領(lǐng)域已知的一些其它合適的傳輸介質(zhì)。本發(fā)明并不限于由任何給定的實(shí)施方式的這些方面。
[0089]上述的具體公開的實(shí)施例僅僅是說明性的，對于本領(lǐng)域技術(shù)人員將會理解的是，可以使用所公開的概念和特定的實(shí)施例來作為基礎(chǔ)而設(shè)計(jì)或者修改出用于執(zhí)行與本發(fā)明相同的目的的其它結(jié)構(gòu)，并且可以在不脫離由所附的權(quán)利要求書所闡述的本發(fā)明的范圍的情況下，對本發(fā)明進(jìn)行各種修改、替代、以及替換。
【主權(quán)項(xiàng)】
1.一種用以改善在亂序處理器重新執(zhí)行加載的裝置，其特征在于，所述裝置包括: 第一保留站，用以派送第一加載微指令，以及若所述第一加載微指令是指示從多個(gè)規(guī)定的資源的其中一個(gè)而非從內(nèi)核上的高速緩存上提取操作數(shù)的規(guī)定的加載微指令，用以在保留總線進(jìn)彳丁檢測和指不; 第二保留站，耦接至所述保留總線，且在所述第一加載微指令派送后的第一數(shù)量的時(shí)鐘周期之后，用以派送和所述第一加載微指令相依的一或多個(gè)新的微指令以進(jìn)行執(zhí)行，以及若在所述保留總線上指示了，所述第一加載微指令是所述規(guī)定的加載微指令，所述第二保留站用以緩存所述一或多個(gè)新的微指令的派送，直到所述第一加載微指令取得所述操作數(shù)； 執(zhí)行單元，耦接至所述第一保留站，用以接收和執(zhí)行所述第一加載微指令；以及 所述多個(gè)規(guī)定的資源，包括: 系統(tǒng)存儲器，經(jīng)由存儲器總線耦接至所述亂序處理器。2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述亂序處理器包括多內(nèi)核處理器，以及其中在所述多內(nèi)核處理器的每一內(nèi)核包括所述第一保留站和所述第二保留站。3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述多個(gè)規(guī)定的資源的其中一個(gè)和所述每一內(nèi)核被安置在相同的芯片上，但配置在所述每一內(nèi)核之外。4.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述系統(tǒng)存儲器未和所述多內(nèi)核處理器被安置在相同的芯片上，以及其中所述規(guī)定的加載微指令用以決定在所述系統(tǒng)存儲器中無法高速緩存的存儲器空間。5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，還包括: 若無接收到微指令以進(jìn)行執(zhí)行時(shí)，所述執(zhí)行單元用以進(jìn)入節(jié)能狀態(tài)。6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，若所述第一加載微指令非所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，所述執(zhí)行單元在對應(yīng)非命中的總線上指示，所述第一加載微指令未成功執(zhí)行，且啟動(dòng)所述一或多個(gè)新的微指令的重新執(zhí)行。7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，若所述第一加載微指令是所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，所述執(zhí)行單元不會指示所述第一加載微指令未成功執(zhí)行，且預(yù)防所述一或多個(gè)新的微指令的重新執(zhí)行。8.一種用以改善重新執(zhí)行加載的裝置，其特征在于，所述裝置包括: 多內(nèi)核處理器，包括多個(gè)內(nèi)核，其中每一所述多個(gè)內(nèi)核包括: 第一保留站，用以派送第一加載微指令，以及若所述第一加載微指令是指示從多個(gè)規(guī)定的資源的其中一個(gè)而非從內(nèi)核上的高速緩存上提取操作數(shù)的規(guī)定的加載微指令，用以在保留總線進(jìn)彳丁檢測和指不; 第二保留站，耦接至所述保留總線，且在所述第一加載微指令派送后的第一數(shù)量的時(shí)鐘周期之后，用以派送和所述第一加載微指令相依的一或多個(gè)新的微指令以進(jìn)行執(zhí)行，以及若在所述保留總線上指示了，所述第一加載微指令是所述規(guī)定的加載微指令，所述第二保留站用以緩存所述一或多個(gè)新的微指令的派送，直到所述第一加載微指令取得所述操作數(shù)； 執(zhí)行單元，耦接至所述第一保留站，用以接收和執(zhí)行所述第一加載微指令；以及 所述多個(gè)規(guī)定的資源，包括: 系統(tǒng)存儲器，經(jīng)由存儲器總線耦接至所述亂序處理器。9.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述多內(nèi)核處理器包括x86-兼容性多內(nèi)核處理器。10.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述多個(gè)規(guī)定的資源的其中一個(gè)和所述每一內(nèi)核被安置在相同的芯片上，但配置在所述每一內(nèi)核之外。11.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述系統(tǒng)存儲器未和所述多內(nèi)核處理器被安置在相同的芯片上，以及其中所述規(guī)定的加載微指令用以決定在所述系統(tǒng)存儲器中無法高速緩存的存儲器空間。12.根據(jù)權(quán)利要求8所述的裝置，其特征在于，每一所述多個(gè)內(nèi)核還包括: 若無接收到微指令以進(jìn)行執(zhí)行時(shí)，所述執(zhí)行單元用以進(jìn)入節(jié)能狀態(tài)。13.根據(jù)權(quán)利要求12所述的裝置，其特征在于，若所述第一加載微指令非所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，所述執(zhí)行單元在對應(yīng)非命中的總線上指示，所述第一加載微指令未成功執(zhí)行，且啟動(dòng)所述一或多個(gè)新的微指令的重新執(zhí)行。14.根據(jù)權(quán)利要求13所述的裝置，其特征在于，若所述第一加載微指令是所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，所述執(zhí)行單元不會指示所述第一加載微指令未成功執(zhí)行，且預(yù)防所述一或多個(gè)新的微指令的重新執(zhí)行。15.—種用以改善在亂序處理器重新執(zhí)行加載的方法，其特征在于，所述方法包括: 耦接所述亂序處理器至多個(gè)規(guī)定的資源，其中所述多個(gè)規(guī)定的資源包括經(jīng)由存儲器總線被存取的系統(tǒng)存儲器； 經(jīng)由第一保留站派送第一加載微指令，以及若所述第一加載微指令是指示從多個(gè)規(guī)定的資源的其中一個(gè)而非從內(nèi)核上的高速緩存上提取操作數(shù)的規(guī)定的加載微指令，在保留總線進(jìn)彳丁檢測和指不; 經(jīng)由耦接至所述保留總線的第二保留站，在所述第一加載微指令派送后的第一數(shù)量的時(shí)鐘周期之后，派送和所述第一加載微指令相依的一或多個(gè)新的微指令以進(jìn)行執(zhí)行，以及若在所述保留總線上指示了，所述第一加載微指令是所述規(guī)定的加載微指令，緩存所述一或多個(gè)新的微指令的派送，直到所述第一加載微指令取得所述操作數(shù);以及 經(jīng)由耦接至所述第一保留站的執(zhí)行單元，接收和執(zhí)行所述第一加載微指令。16.根據(jù)權(quán)利要求15所述的方法，其特征在于，所述亂序處理器包括多內(nèi)核處理器，以及其中在所述多內(nèi)核處理器的每一內(nèi)核包括所述第一保留站和所述第二保留站。17.根據(jù)權(quán)利要求16所述的方法，其特征在于，所述多個(gè)規(guī)定的資源的其中一個(gè)和所述每一內(nèi)核被安置在相同的芯片上，但配置在所述每一內(nèi)核之外。18.根據(jù)權(quán)利要求16所述的方法，其特征在于，所述系統(tǒng)存儲器未和所述多內(nèi)核處理器被安置在相同的芯片上，以及其中所述規(guī)定的加載微指令用以決定在所述系統(tǒng)存儲器中無法高速緩存的存儲器空間。19.根據(jù)權(quán)利要求15所述的方法，其特征在于，還包括: 若無接收到微指令以進(jìn)行執(zhí)行時(shí)，所述執(zhí)行單元進(jìn)入節(jié)能狀態(tài)。20.根據(jù)權(quán)利要求19所述的方法，其特征在于，若所述第一加載微指令非所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，在對應(yīng)非命中的總線上指示，所述第一加載微指令未成功執(zhí)行，且啟動(dòng)所述一或多個(gè)新的微指令的重新執(zhí)行。21.根據(jù)權(quán)利要求20所述的方法，其特征在于，若所述第一加載微指令是所述規(guī)定的加載微指令，當(dāng)超過提取所述操作數(shù)所需的所述第一數(shù)量的時(shí)鐘周期，不會指示所述第一加載微指令未成功執(zhí)行，且預(yù)防所述一或多個(gè)新的微指令的重新執(zhí)行。
【專利摘要】用以改善在處理器中重新執(zhí)行加載的裝置與方法，該裝置包括第一保留站和第二保留站。第一保留站派送第一加載微指令，且若第一加載微指令是指示從多個(gè)規(guī)定的資源的其中一個(gè)而非從內(nèi)核上的高速緩存上提取操作數(shù)的規(guī)定的加載微指令，在保留總線進(jìn)行檢測和指示。第二保留站耦接至保留總線，且在第一數(shù)量的時(shí)鐘周期之后，派送和第一加載微指令相依的一或多個(gè)新微指令以進(jìn)行執(zhí)行，以及若在保留總線上指示了，第一加載微指令是規(guī)定的加載微指令，第二保留站緩存新微指令的派送，直到第一加載微指令取得操作數(shù)。規(guī)定的資源包括經(jīng)由存儲器總線耦接至亂序處理器的系統(tǒng)存儲器。
【IPC分類】G06F9/38
【公開號】CN105607893
【申請?zhí)枴緾N201510926897
【發(fā)明人】吉拉德.M.卡爾, 柯林.艾迪, G.葛蘭.亨利
【申請人】上海兆芯集成電路有限公司
【公開日】2016年5月25日
【申請日】2015年12月14日
【公告號】CN105511916A, WO2016097803A1