專利名稱：高速高精度記錄儀的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及信號(hào)采樣和存儲(chǔ)的記錄儀技術(shù)范疇，尤其涉及一種高速高精度記 錄儀。
背景技術(shù)：
通常采樣速率10KSPS(Kil0_SampleS Per Second)以下的稱為低速數(shù)據(jù)采樣記錄 儀；10KSPS 10MSPS為中速，10MSPS 100MSPS則為高速。高速數(shù)據(jù)采樣記錄儀廣泛應(yīng)用 在雷達(dá)、導(dǎo)彈、通信、聲納、遙感、地質(zhì)勘探、振動(dòng)工程、無(wú)損檢測(cè)、智能儀器、語(yǔ)音處理、激光 多普勒測(cè)速、光時(shí)間域反射測(cè)量、物質(zhì)光譜學(xué)與光譜測(cè)量、生物醫(yī)學(xué)工程等多個(gè)領(lǐng)域；研制 和生產(chǎn)高速記錄儀的公司有美國(guó)的SEAKR ENGINEERING, Inc公司、Ray-theon，Inc公司、 TEACAmerica, Inc.公司、法國(guó)的 ALCATEL SPACE 公司、加拿大的 Reach Technologie 等公 司，以及國(guó)內(nèi)的中電30所。高速記錄儀的設(shè)計(jì)思路主要有兩種一種是直接采用滿足采樣 速率技術(shù)指標(biāo)的單片ADC(Analogue-to-DigitalConverters)芯片來(lái)實(shí)現(xiàn)，另一種是應(yīng)用 多片速率較低的ADC芯片、通過(guò)交替采樣再?gòu)?fù)合的途徑來(lái)實(shí)現(xiàn)。前者的優(yōu)點(diǎn)是芯片數(shù)少、電 路簡(jiǎn)單；但高采樣速率下的高速數(shù)據(jù)在傳輸和存儲(chǔ)時(shí)受到記錄儀DSP (或MCU)、存儲(chǔ)器和其 他器件速度的限制，以采樣速率100MSPS的ADC為例相鄰采樣數(shù)據(jù)的時(shí)差僅10ns，即使采 取代價(jià)不菲的技術(shù)措施，現(xiàn)有技術(shù)條件下記錄儀無(wú)法完全杜絕A/D數(shù)據(jù)的丟失；另一方面， 高速數(shù)據(jù)因輻射產(chǎn)生干擾、高速變化的數(shù)字信號(hào)在傳輸過(guò)程中還帶來(lái)振鈴、反射、串?dāng)_等一 系列問(wèn)題，甚至布線中的小缺陷亦會(huì)降低系統(tǒng)的信噪比；因此單片ADC高速采樣方案有相 當(dāng)?shù)募夹g(shù)難度，而且采購(gòu)困難、價(jià)格昂貴的高速器件使記錄儀成本居高不下。后者即所謂 的“時(shí)間交叉采樣模數(shù)轉(zhuǎn)換”(Black、Hedger，1980)--采用多片速率較低的ADC芯片、通過(guò) 交替采樣再?gòu)?fù)合的途徑實(shí)現(xiàn)高速采樣，該方案是一種進(jìn)行高速采樣非常有效的低成本成熟 技術(shù)；缺點(diǎn)在于電路較復(fù)雜，多個(gè)ADC通道間的不匹配(失配)會(huì)導(dǎo)致采樣后的信號(hào)難以 無(wú)失真的復(fù)合?！皶r(shí)間交叉采樣”的基本原理如下采樣電路由M個(gè)ADC通道構(gòu)成，主采樣 時(shí)鐘頻率為fs/M，每個(gè)通道之間的時(shí)鐘信號(hào)有Ι/fs的時(shí)間延遲，這樣在一個(gè)主時(shí)鐘周期M/ fs中M個(gè)通道共完成了 M次采樣，系統(tǒng)的等效采樣速率為fs，為單通道采樣率的M倍。“時(shí) 間交叉采樣”技術(shù)歷時(shí)三十年的發(fā)展，已在8bit分辨率精度的數(shù)據(jù)采樣記錄儀中獲得成功 應(yīng)用；因?yàn)閯?dòng)態(tài)范圍為50dB的Sbit分辨率精度的數(shù)據(jù)采樣記錄儀，允許ADC通道之間有 0. 25%的增益失配和5Ps的時(shí)鐘偏移誤差，上述誤差指標(biāo)在現(xiàn)有技術(shù)條件下不難實(shí)現(xiàn)。但 在12/14bit精度的數(shù)據(jù)采樣記錄儀中，“時(shí)間交叉采樣”技術(shù)始終難有作為；主要障礙就在 于ADC通道間的失配已超出記錄儀精度的允許范圍，而提高ADC通道間的匹配精度有賴于 IC芯片材料、設(shè)計(jì)技術(shù)和制造工藝的突破。多ADC通道間的失配包括增益失配、失調(diào)/零位(offset/zero)失配和時(shí)間失 配等，目前業(yè)界的關(guān)注點(diǎn)是采樣數(shù)據(jù)的后處理技術(shù)一先進(jìn)的濾波器組法AFB (Advanced Filter Bank，簡(jiǎn)稱AFB) ；AFB采用一組數(shù)字校準(zhǔn)傳輸函數(shù)來(lái)處理每一路ADC的輸出數(shù)據(jù)，從 而得到一組校準(zhǔn)后的輸出；數(shù)字校準(zhǔn)傳輸函數(shù)包括多種數(shù)字濾波方法(FIR、HR等)，借助AFB可改善多ADC通道間的增益、相位和失調(diào)的匹配精度。圍繞AFB展開的探索是有益的， 但存在相當(dāng)?shù)木窒扌允紫?，AFB本質(zhì)上是一種事后補(bǔ)救的方法，因?yàn)锳DC通道間的失配造 成了記錄儀采樣數(shù)據(jù)的失真，再由AFB對(duì)已失真數(shù)據(jù)進(jìn)行濾波處理；其次，AFB是在某種假 設(shè)條件下基于通道間失配的頻譜分布特性設(shè)計(jì)的，存在相當(dāng)?shù)木窒扌?；最后，濾波器對(duì)失真 數(shù)據(jù)的濾波是有代價(jià)的一損失采樣數(shù)據(jù)蘊(yùn)含的有效信息(有時(shí)甚至是至關(guān)重要的細(xì)節(jié)信 息)，AFB濾波器自然不能例外、獨(dú)善其身一濾除通道間失配所造成的失真的同時(shí)、或多或 少要損失采樣數(shù)據(jù)蘊(yùn)含的有效信息。因此，有必要研究一種消除ADC通道間失配負(fù)面效應(yīng) 的更有效的方法。迄今為止，“時(shí)間交叉采樣”的代表性研究成果如下1.發(fā)明專利“.計(jì)算機(jī)結(jié)構(gòu)/外設(shè)互連總線高速超聲信號(hào)采樣卡”(專利號(hào) ZL00113719. 0)，提出通過(guò)對(duì)進(jìn)入采樣卡的時(shí)鐘信號(hào)進(jìn)行移相控制，用多塊相同的采樣卡相 互配合，在較低的時(shí)鐘頻率下，用高速模/數(shù)轉(zhuǎn)換芯片和存儲(chǔ)器在通用的計(jì)算機(jī)ISA/PCI總 線上實(shí)現(xiàn)高速采樣。2.文獻(xiàn)“高速數(shù)字存儲(chǔ)示波器前端電路設(shè)計(jì)”(張宇翔，自動(dòng)化儀表，2010. 04)，提 出m個(gè)并行ADC對(duì)模擬信號(hào)進(jìn)行變換，各ADC的采樣時(shí)鐘依次錯(cuò)開一個(gè)固定相位O π /m)， 使各ADC以固定的時(shí)間間隔依次對(duì)輸入信號(hào)進(jìn)行變換，輸出的數(shù)據(jù)流由每一個(gè)通道輸出的 數(shù)據(jù)按相同的順序交叉產(chǎn)生，等效將ADC采樣速率提高了 m倍。顯然，上述研究成果的前提是采樣時(shí)鐘相位的精準(zhǔn)控制，技術(shù)上精確控制高速采 樣的時(shí)鐘相位是非常困難的，因此，有必要開發(fā)能精確控制ADC并行采樣的易實(shí)現(xiàn)的替代 技術(shù)。必須指出，“時(shí)間交叉采樣”需對(duì)多片速率較低ADC芯片的采樣數(shù)據(jù)按序復(fù)合；而 信號(hào)的高速采樣、處理、存儲(chǔ)過(guò)程中，至今尚不能完全排除A/D數(shù)據(jù)的丟失。就工程角度而 言，小概率的A/D數(shù)據(jù)丟失對(duì)單片ADC高速采樣的影響非常有限，多數(shù)情況下可忽略不計(jì)； 但不能無(wú)視小概率A/D數(shù)據(jù)丟失對(duì)多片ADC高速采樣的影響因?yàn)樵诙郃DC通道采樣數(shù)據(jù) 的按序復(fù)合處理時(shí)，某ADC通道的數(shù)據(jù)丟失除數(shù)據(jù)本身外，還將波及該通道的所有后續(xù)A/D 采樣數(shù)據(jù)一即該通道所有后續(xù)數(shù)據(jù)對(duì)其它通道A/D數(shù)據(jù)的錯(cuò)位，顯然局部的、孤立的A/D 數(shù)據(jù)丟失被演變成了關(guān)聯(lián)的全局出錯(cuò)，真可謂“失之毫厘，差之千里”。因此，有必要尋找一 種能將A/D數(shù)據(jù)丟失的影響限止在局部、孤立范圍內(nèi)的有效方法。
發(fā)明內(nèi)容本實(shí)用新型的目的是克服現(xiàn)有技術(shù)的不足，提供一種高速高精度記錄儀。高速高精度記錄儀包括信號(hào)調(diào)理模塊、第一 ADC模塊、第二 ADC模塊、第三ADC模 塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時(shí)鐘信號(hào)模塊、主從架構(gòu)控制模塊，基準(zhǔn)電 壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)⑶4051，主從架構(gòu)控制模塊包括 FPGA單元、ARM單元；信號(hào)調(diào)理模塊與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC 模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電 壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三FIFO模塊相連，第 四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第二 FIFO模塊、第三 FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二SDRAM模塊、ARM單元、時(shí)鐘信號(hào)模塊相連，時(shí)鐘信號(hào)模塊的4路LVDS的A端時(shí)鐘信號(hào)分別 與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相連，4路LVDS的 B端時(shí)鐘信號(hào)與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO模塊的LDCKA、 LDCKB端口相連；4路LVDS的A端時(shí)鐘信號(hào)線路和4路LVDS的B端時(shí)鐘信號(hào)線路在PCB布 線時(shí)采用蛇形線微調(diào)線長(zhǎng)技術(shù)調(diào)整時(shí)鐘信號(hào)線長(zhǎng)度，使時(shí)鐘信號(hào)線長(zhǎng)度一致； 信號(hào)調(diào)理模塊對(duì)記錄儀輸入的模擬信號(hào)進(jìn)行信號(hào)調(diào)理和放大，處理后的信號(hào)送至 第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、 第三ADC模塊和第四ADC模塊的CLK端口分別接受來(lái)自時(shí)鐘信號(hào)模塊的4路LVDS的A端時(shí) 鐘信號(hào)對(duì)信號(hào)調(diào)理模塊送入的信號(hào)進(jìn)行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC 模塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時(shí)的自校正基準(zhǔn)電壓，第 一 FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第二 FIFO模塊接 受第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第三FIFO模塊接受第三ADC模 塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù) 與FPGA單元的時(shí)間戳序列號(hào)，F(xiàn)PGA單元作為從控單元提供時(shí)鐘信號(hào)模塊時(shí)序控制邏輯，控 制采樣、封裝、傳輸、存儲(chǔ)等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運(yùn)行、采樣數(shù)據(jù) 的后處理、人機(jī)交互與顯示、以及與上位機(jī)的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受 來(lái)自ARM模塊處理后的采樣數(shù)據(jù)。 所述的基準(zhǔn)電壓源模塊、第一 ADC模塊和ARM單元的電路為模擬電路電源Vcc與 電容Cl、電容C2的一端、ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián) 后接地；ADR433的GND端接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另一端 與電阻R2、電阻R7的一端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)⑶4051的7IN/ OUT端相連；電阻R2的另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容C6的 一端、第一 ADC模塊的VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4的另 一端接地；電阻R5的另一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6的 另一端并聯(lián)后接地；電阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)⑶4051的6IN/0UT 端相連；電阻R8的另一端與電阻R9的一端、八選一模擬開關(guān)⑶4051的5IN/0UT端相連；電 阻R9的另一端與電阻RlO的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻RlO的 另一端與電阻Rll的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的另一端 與電阻R12的一端、八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端與電阻 R13的一端、八選一模擬開關(guān)⑶4051的1IN/0UT端相連；電阻R13的另一端與八選一模擬開 關(guān)CD4051的0IN/0UT端并聯(lián)后接地；八選一模擬開關(guān)CD4051的0UT/IN端與電阻R14、R15 的一端相連；八選一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一模擬開 關(guān)⑶4051的B端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的C端與ARM單 元的GPO [13]端相連；八選一模擬開關(guān)CD4051的INH端與ARM單元的GPO [13]端相連；電 阻R14的另一端接地；電阻R15的另一端與運(yùn)放AD9631的引腳3相連；運(yùn)放AD9631的引腳 2與電阻R16、R17的一端相連；運(yùn)放AD9631的引腳6與電阻R17的另一端、電阻R6的一端 相連；電阻R16的另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模 塊的REFCOM端與SENSE端并聯(lián)后接地。 本實(shí)用新型與背景技術(shù)相比，具有的有益效果是[0013]1)記錄儀集成了主從控制、FIFO緩存、DMA傳輸?shù)燃夹g(shù)，設(shè)計(jì)并發(fā)時(shí)序控制邏輯， 協(xié)調(diào)不同工作速度的各單元電路，以高效可靠的并行方式完成采樣、校正、封裝(采樣數(shù)據(jù) 的時(shí)間戳序列號(hào)封裝)、緩存、傳輸、解封復(fù)合、存儲(chǔ)、上傳等操作。2)記錄儀離線構(gòu)建通道間失配的自校正多項(xiàng)式和在線的采樣數(shù)據(jù)校正，不僅有效 減少了 ADC通道間的增益失配、失調(diào)/零位(offset/zero)失配，而且可同時(shí)降低記錄儀 ADC通道器件的參數(shù)因時(shí)間漂移、溫度漂移引入的誤差，從而提高了采樣數(shù)據(jù)的精度。3)在多ADC “時(shí)間交叉采樣”和失配校正后，采用高位匹配技術(shù)一利用采樣數(shù)據(jù)空 閑的高6位，附加時(shí)間戳序列號(hào)封裝采樣數(shù)據(jù)；復(fù)合4路采樣數(shù)據(jù)時(shí)，根據(jù)時(shí)間戳序列號(hào)發(fā) 現(xiàn)并填補(bǔ)ADC通道丟失的數(shù)據(jù)；從而確保了 A/D數(shù)據(jù)丟失的影響限于局部、孤立范圍。4) “時(shí)間交叉采樣”存在時(shí)鐘抖動(dòng)誤差，借助可參數(shù)配置、具有多路差分時(shí)鐘輸出 功能的時(shí)鐘分配芯片提供ADC采樣時(shí)鐘，減少了時(shí)鐘抖動(dòng)誤差；“時(shí)間交叉采樣”存在時(shí)鐘 偏移誤差，則在同一對(duì)A/D傳輸線(LVDQ上使用蛇形線方法微調(diào)線長(zhǎng)，使布線長(zhǎng)度一致降 低了時(shí)鐘偏移誤差；因此，有效消除了 ADC通道間的時(shí)間失配，進(jìn)一步提高了采樣數(shù)據(jù)的精 度。

圖1是高速高精度記錄儀的結(jié)構(gòu)圖圖2是高速高精度記錄儀基準(zhǔn)電壓源模塊、第一 ADC模塊和ARM單元的電路圖3是ADC通道間失配的自校正原理圖圖4是單字的18位封裝數(shù)據(jù)結(jié)構(gòu) 圖5是FPGA內(nèi)部模塊結(jié)構(gòu)圖圖6是FPGA與時(shí)鐘芯片的串行連接圖圖7是蛇形線微調(diào)A/D傳輸線(LVDS)長(zhǎng)度的示意圖
具體實(shí)施方式
如圖1所示，高速高精度記錄儀包括信號(hào)調(diào)理模塊、第一 ADC模塊、第二 ADC模 塊、第三ADC模塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四 FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時(shí)鐘信號(hào)模塊、主從架構(gòu)控 制模塊，基準(zhǔn)電壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)⑶4051，主從架 構(gòu)控制模塊包括FPGA單元、ARM單元；信號(hào)調(diào)理模塊與第一 ADC模塊、第二 ADC模塊、第三 ADC模塊、第四ADC模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三 FIFO模塊相連，第四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第 二 FIFO模塊、第三FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二 SDRAM模塊、ARM單元、時(shí)鐘信號(hào)模塊相連，時(shí)鐘信號(hào)模塊的4路LVDS的A 端時(shí)鐘信號(hào)分別與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相 連，4路LVDS的B端時(shí)鐘信號(hào)與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO 模塊的LDCKA、LDCKB端口相連；4路LVDS的A端時(shí)鐘信號(hào)線路和4路LVDS的B端時(shí)鐘信 號(hào)線路在PCB布線時(shí)采用蛇形線微調(diào)線長(zhǎng)技術(shù)調(diào)整時(shí)鐘信號(hào)線長(zhǎng)度，使時(shí)鐘信號(hào)線長(zhǎng)度一致；信號(hào)調(diào)理模塊對(duì)記錄儀輸入的模擬信號(hào)進(jìn)行信號(hào)調(diào)理和放大，處理后的信號(hào)送至第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、第 三ADC模塊和第四ADC模塊的CLK端口分別接受來(lái)自時(shí)鐘信號(hào)模塊的4路LVDS的A端時(shí) 鐘信號(hào)對(duì)信號(hào)調(diào)理模塊送入的信號(hào)進(jìn)行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC 模塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時(shí)的自校正基準(zhǔn)電壓，第
一FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第二 FIFO模塊接 受第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第三FIFO模塊接受第三ADC模 塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù) 與FPGA單元的時(shí)間戳序列號(hào)，F(xiàn)PGA單元作為從控單元提供時(shí)鐘信號(hào)模塊時(shí)序控制邏輯，控 制采樣、封裝、傳輸、存儲(chǔ)等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運(yùn)行、采樣數(shù)據(jù) 的后處理、人機(jī)交互與顯示、以及與上位機(jī)的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受 來(lái)自ARM模塊處理后的采樣數(shù)據(jù)。信號(hào)調(diào)理模塊以運(yùn)算放大器AD9631為核心，第一 ADC模 塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊都采用ADC芯片AD92M，第一 FIFO模塊、第
二FIFO模塊、第三FIFO模塊、第四FIFO模塊都采用FIFO芯片SN54ABT7820，該芯片包含兩 個(gè)獨(dú)立的512*18位的存儲(chǔ)單元，可通過(guò)FPGA模塊自由切換并選擇寫入數(shù)據(jù)的存儲(chǔ)單元，第 一 SDRAM模塊、第二 SDRAM模塊都采用DDR2SDRAM芯片MT47H64M 16HR-25, FPGA單元采用 FPGA芯片XC5VLX30T，ARM單元采用ARM Cortex-A8芯片AM3892。記錄儀的4個(gè)ADC模塊 平行配置、采用“時(shí)間交叉采樣”技術(shù)。高速高精度記錄儀的工作流程如下上電初始化時(shí)， 離線構(gòu)建通道間失配的自校正多項(xiàng)式；在線采樣存儲(chǔ)時(shí)，同步相參時(shí)鐘驅(qū)動(dòng)4片ADC芯片 “時(shí)間交叉采樣”，對(duì)采樣數(shù)據(jù)進(jìn)行高位匹配以及采樣數(shù)據(jù)的的自校正，通過(guò)eSATA接口上傳 采樣數(shù)據(jù)。 如圖2所示，基準(zhǔn)電壓源模塊與ADC模塊和ARM單元之間的電路模擬電路電源 Vcc與電容Cl、電容C2的一端、ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端 并聯(lián)后接地；ADR433的GND端接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另 一端與電阻R2、電阻R7的一端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)CD4051的 7IN/0UT端相連；電阻R2的另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容 C6的一端、第一 ADC模塊的VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4 的另一端接地；電阻R5的另一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6 的另一端并聯(lián)后接地；電阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)CD4051的6IN/ OUT端相連；電阻R8的另一端與電阻R9的一端、八選一模擬開關(guān)⑶4051的5IN/0UT端相 連；電阻R9的另一端與電阻RlO的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻 RlO的另一端與電阻Rll的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的 另一端與電阻R12的一端、八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端 與電阻R13的一端、八選一模擬開關(guān)⑶4051的1IN/0UT端相連；電阻R13的另一端與八選 一模擬開關(guān)⑶4051的0IN/0UT端并聯(lián)后接地；八選一模擬開關(guān)⑶4051的0UT/IN端與電阻 R14、R15的一端相連；八選一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一 模擬開關(guān)⑶4051的B端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的C端與 ARM單元的GPO [13]端相連；八選一模擬開關(guān)CD4051的INH端與ARM單元的GPO [13]端相 連；電阻R14的另一端接地；電阻R15的另一端與運(yùn)放AD9631的引腳3相連；運(yùn)放AD9631的引腳2與電阻R16、R17的一端相連；運(yùn)放AD9631的引腳6與電阻R17的另一端、電阻R6 的一端相連；電阻R16的另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模塊的REFCOM端與SENSE端并聯(lián)后接地。1、如圖3所示，ADC通道間失配的自校正技術(shù)由兩部分組成記錄儀上電初始化 時(shí)，離線構(gòu)建ADC模塊通道間失配的自校正多項(xiàng)式；以及在線采樣時(shí)基于通道間失配的自 校正多項(xiàng)式，進(jìn)行ADC模塊通道間失配的自校正；記錄儀的高精度基準(zhǔn)電壓源ADR433產(chǎn)生 的4. 096V基準(zhǔn)電壓經(jīng)高精度電阻分壓后得到一個(gè)2V基準(zhǔn)電壓作為AD92M的參考電壓和 一個(gè)4V的基準(zhǔn)電壓作為AD92M的輸入測(cè)量上限；電壓源經(jīng)7個(gè)精密電阻均勻分壓后獲得8 個(gè)基準(zhǔn)電壓；八選一模擬開關(guān)CD4051的8路作為輸入端與8個(gè)基準(zhǔn)電壓一一對(duì)應(yīng)相連，多 路轉(zhuǎn)換開關(guān)則與一個(gè)ADC模塊相連。每個(gè)ADC模塊都通過(guò)各自專用的多路轉(zhuǎn)換開關(guān)逐一讀 入基準(zhǔn)電壓值，分別構(gòu)建面向特定ADC模塊的通道間失配自校正多項(xiàng)式；基于通道間失配 的自校正多項(xiàng)式，記錄儀自動(dòng)校正ADC模塊通道間的增益失配、失調(diào)/零位(offset/zero) 失配，從而獲得高精度的采樣數(shù)據(jù)?，F(xiàn)結(jié)合通道間失配的自校正原理圖，論述通道間失配的 自校正技術(shù)原理?；鶞?zhǔn)電壓經(jīng)7個(gè)電阻分壓得到8個(gè)基準(zhǔn)電壓V” V2, V3> V4, V5, V6, V7, V8, 記錄儀上電初始化時(shí)，啟動(dòng)通道間的失配自校正多項(xiàng)式更新；通過(guò)八選一模擬開關(guān)CD4051 切換，基準(zhǔn)電壓按V1到V8的順序依次送至信號(hào)調(diào)理模塊，經(jīng)第一 ADC模塊模數(shù)轉(zhuǎn)換后依次 得到的轉(zhuǎn)換值D1到D8并傳給ARM單元。ARM單元根據(jù)8個(gè)基準(zhǔn)電壓值V1到V8和8個(gè)模數(shù) 轉(zhuǎn)換值D1到D8,作η次多項(xiàng)式擬合
權(quán)利要求1.一種高速高精度記錄儀，其特征在于記錄儀包括信號(hào)調(diào)理模塊、第一 ADC模塊、第 二 ADC模塊、第三ADC模塊、第四ADC模塊、第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、 第四FIFO模塊、第一 SDRAM模塊、第二 SDRAM模塊、基準(zhǔn)電壓源模塊、時(shí)鐘信號(hào)模塊、主從架 構(gòu)控制模塊，基準(zhǔn)電壓源模塊包括基準(zhǔn)電壓源芯片ADR433和八選一模擬開關(guān)CD4051，主從 架構(gòu)控制模塊包括FPGA單元、ARM單元；信號(hào)調(diào)理模塊與第一ADC模塊、第二ADC模塊、第三 ADC模塊、第四ADC模塊相連，第一 ADC模塊與基準(zhǔn)電壓源模塊和第一 FIFO模塊相連，第二 ADC模塊與基準(zhǔn)電壓源模塊和第二 FIFO模塊相連，第三ADC模塊與基準(zhǔn)電壓源模塊和第三 FIFO模塊相連，第四ADC模塊與基準(zhǔn)電壓源模塊和第四FIFO模塊相連，第一 FIFO模塊、第 二 FIFO模塊、第三FIFO模塊、第四FIFO模塊與FPGA單元、ARM單元相連，F(xiàn)PGA單元與第一 SDRAM模塊、第二 SDRAM模塊、ARM單元、時(shí)鐘信號(hào)模塊相連，時(shí)鐘信號(hào)模塊的4路LVDS的A 端時(shí)鐘信號(hào)分別與第一 ADC模塊、第二 ADC模塊、第三ADC模塊、第四ADC模塊的CLK端口相 連，4路LVDS的B端時(shí)鐘信號(hào)與第一 FIFO模塊、第二 FIFO模塊、第三FIFO模塊、第四FIFO 模塊的LDCKA、LDCKB端口相連；4路LVDS的A端時(shí)鐘信號(hào)線路和4路LVDS的B端時(shí)鐘信 號(hào)線路在PCB布線時(shí)采用蛇形線微調(diào)線長(zhǎng)技術(shù)調(diào)整時(shí)鐘信號(hào)線長(zhǎng)度，使時(shí)鐘信號(hào)線長(zhǎng)度一 致；信號(hào)調(diào)理模塊對(duì)記錄儀輸入的模擬信號(hào)進(jìn)行信號(hào)調(diào)理和放大，處理后的信號(hào)送至第一 ADC模塊、第二 ADC模塊、第三ADC模塊和第四ADC模塊，第一 ADC模塊、第二 ADC模塊、第 三ADC模塊和第四ADC模塊的CLK端口分別接受來(lái)自時(shí)鐘信號(hào)模塊的4路LVDS的A端時(shí) 鐘信號(hào)對(duì)信號(hào)調(diào)理模塊送入的信號(hào)進(jìn)行交替采樣，基準(zhǔn)電壓模塊為第一 ADC模塊、第二 ADC 模塊、第三ADC模塊和第四ADC模塊提供基準(zhǔn)電壓以及上電初始化時(shí)的自校正基準(zhǔn)電壓，第 一 FIFO模塊接受第一 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第二 FIFO模塊接 受第二 ADC模塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第三FIFO模塊接受第三ADC模 塊的采樣數(shù)據(jù)與FPGA單元的時(shí)間戳序列號(hào)，第四FIFO模塊接受第四ADC模塊的采樣數(shù)據(jù) 與FPGA單元的時(shí)間戳序列號(hào)，F(xiàn)PGA單元作為從控單元提供時(shí)鐘信號(hào)模塊時(shí)序控制邏輯，控 制采樣、封裝、傳輸、存儲(chǔ)等操作，ARM單元作為主控單元協(xié)調(diào)記錄儀的按序運(yùn)行、采樣數(shù)據(jù) 的后處理、人機(jī)交互與顯示、以及與上位機(jī)的通信等，第一 SDRAM模塊、第二 SDRAM模塊接受 來(lái)自ARM模塊處理后的采樣數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的一種高速高精度記錄儀，其特征在于所述的基準(zhǔn)電壓源模 塊、第一 ADC模塊和ARM單元的電路為模擬電路電源Vcc與電容Cl、電容C2的一端、 ADR433的Vin端相連，電容Cl的另一端與電容C2的另一端并聯(lián)后接地；ADR433的GND端 接地，ADR433的Vout端與電阻Rl的一端相連；電阻Rl的另一端與電阻R2、電阻R7的一 端、電容C3的一端、電容C4的一端、八選一模擬開關(guān)⑶4051的7IN/0UT端相連；電阻R2的 另一端與電阻R3的一端、電阻R5的一端、電容C5的一端、電容C6的一端、第一 ADC模塊的 VREF端相連；電阻R3的另一端與電阻R4的一端相連；電阻R4的另一端接地；電阻R5的另 一端與第一 ADC模塊的VINB端相連；電容C5的另一端、電容C6的另一端并聯(lián)后接地；電 阻R7的另一端與電阻R8的一端、八選一模擬開關(guān)CD4051的6IN/0UT端相連；電阻R8的另 一端與電阻R9的一端、八選一模擬開關(guān)CD4051的5IN/0UT端相連；電阻R9的另一端與電 阻的一端、八選一模擬開關(guān)⑶4051的4IN/0UT端相連；電阻RlO的另一端與電阻Rll 的一端、八選一模擬開關(guān)⑶4051的3IN/0UT端相連；電阻Rll的另一端與電阻R12的一端、 八選一模擬開關(guān)⑶4051的2IN/0UT端相連；電阻R12的另一端與電阻R13的一端、八選一模擬開關(guān)CD4051的1IN/0UT端相連；電阻R13的另一端與八選一模擬開關(guān)CD4051的OIN/ OUT端并聯(lián)后接地；八選一模擬開關(guān)⑶4051的OUT/IN端與電阻R14、R15的一端相連；八選 一模擬開關(guān)⑶4051的A端與ARM單元的GPO [13]端相連；八選一模擬開關(guān)⑶4051的B端 與ARM單元的GPO [13]端相連；八選一模擬開關(guān)CD4051的C端與ARM單元的GPO [131端相 連；八選一模擬開關(guān)⑶4051的INH端與ARM單元的GPO [13]端相連；電阻R14的另一端接 地；電阻R15的另一端與運(yùn)放AD9631的引腳3相連；運(yùn)放AD9631的引腳2與電阻R16、R17 的一端相連 ’運(yùn)放AD9631的引腳6與電阻R17的另一端、電阻R6的一端相連；電阻R16的 另一端接地；電阻R6的另一端與第一 ADC模塊VINA端相連；第一 ADC模塊的REFCOM端與 SENSE端并聯(lián)后接地。
專利摘要本實(shí)用新型公開一種高速高精度記錄儀。高速高精度記錄儀包括信號(hào)調(diào)理模塊、4個(gè)ADC模塊、4個(gè)FIFO模塊、2個(gè)SDRAM模塊、ARM和FPGA單元組成的主從架構(gòu)控制模塊、以時(shí)鐘芯片為核心的同步相參時(shí)鐘模塊和高精度基準(zhǔn)電壓源模塊等；記錄儀在并發(fā)時(shí)序邏輯控制下，并行完成“時(shí)間交叉”采樣、封裝、緩存、傳輸、解封復(fù)合、校正、存儲(chǔ)、上傳等操作；基于ADC通道間失配的自校正多項(xiàng)式校正采樣數(shù)據(jù)，減少了ADC通道間的增益失配、失調(diào)/零位(offset/zero)失配；應(yīng)用同步相參時(shí)鐘和蛇形線微調(diào)線長(zhǎng)技術(shù)，降低了ADC通道間的時(shí)間失配；采用高位匹配(附加時(shí)間戳序列號(hào)封裝)技術(shù)，解決了高速“時(shí)間交叉采樣”中數(shù)據(jù)丟失產(chǎn)生關(guān)聯(lián)的全局誤差難題。
文檔編號(hào)G07C3/00GK201903917SQ20102064184
公開日2011年7月20日 申請(qǐng)日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者丁程, 吳明光, 周平, 徐曉忻, 黃忠 申請(qǐng)人:丁程, 浙江大學(xué)