專(zhuān)利名稱(chēng)：具有位線(xiàn)泄漏控制的雙閾值電壓sram單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，特別涉及具有雙閾值電壓和位線(xiàn)泄漏控制的存儲(chǔ)器單元。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元一般為快速?gòu)钠渥x出和向其寫(xiě)入的位提供存儲(chǔ)器儲(chǔ)存。典型的SRAM單元有六個(gè)場(chǎng)效應(yīng)晶體管(FET晶體管)。兩個(gè)FET晶體管形成第一反相器和兩個(gè)FET晶體管形成第二反相器，在電源和接地端之間。第一和第二反相器是交叉耦合的，使得在第一儲(chǔ)存結(jié)點(diǎn)，第二反相器的輸出端連接到第一反相器輸入端，而在第二儲(chǔ)存結(jié)點(diǎn)，第一反相器的輸出端連接到第二反向器輸入端。第一和第二交叉耦合的反相器形成閉鎖電路，其中儲(chǔ)存結(jié)點(diǎn)之一被拉向低電平，而另一儲(chǔ)存結(jié)點(diǎn)被拉向高電平。六個(gè)晶體管的另外兩個(gè)是傳送FET晶體管，由字線(xiàn)導(dǎo)體上的字線(xiàn)信號(hào)控制。傳送晶體管之一連接在位線(xiàn)和第一儲(chǔ)存結(jié)點(diǎn)之間。另一傳送晶體管連接在位線(xiàn)#和第二儲(chǔ)存結(jié)點(diǎn)之間。在傳送晶體管斷開(kāi)情況下，第一和第二儲(chǔ)存結(jié)點(diǎn)與位線(xiàn)和位線(xiàn)#相絕緣，雖然這里可能存在某些泄漏。
在讀過(guò)程，數(shù)據(jù)和數(shù)據(jù)#分別在位線(xiàn)和位線(xiàn)#上被予充電到高電平。當(dāng)該字線(xiàn)被認(rèn)定時(shí)，儲(chǔ)存結(jié)點(diǎn)之一為低電平，而另一為高電平。取決于存儲(chǔ)單元的狀態(tài)，低儲(chǔ)存結(jié)點(diǎn)開(kāi)始使數(shù)據(jù)或數(shù)據(jù)#信號(hào)為低電平。一個(gè)讀出放大器讀出數(shù)據(jù)和數(shù)據(jù)#信號(hào)之間的差，并加速相應(yīng)于低儲(chǔ)存結(jié)點(diǎn)的不論數(shù)據(jù)或數(shù)據(jù)#信號(hào)哪一個(gè)的衰落，直到該儲(chǔ)存結(jié)點(diǎn)為低電平。高儲(chǔ)存結(jié)點(diǎn)保持高電平，而讀出放大器可以通過(guò)數(shù)據(jù)或數(shù)據(jù)#信號(hào)止住存儲(chǔ)結(jié)點(diǎn)的高電平(取決于存儲(chǔ)單元的狀態(tài))。因此，在字線(xiàn)信號(hào)被去認(rèn)定(de-asserted)后，讀過(guò)程使存儲(chǔ)結(jié)點(diǎn)保持在相同的邏輯狀態(tài)。讀出放大器提供狀態(tài)的信號(hào)指示。
在寫(xiě)過(guò)程，響應(yīng)于一個(gè)高或低值是否已寫(xiě)入一個(gè)寫(xiě)緩沖器，讀出放大器電路使數(shù)據(jù)或數(shù)據(jù)#信號(hào)之一為高電平，而另一個(gè)為低電平。當(dāng)字線(xiàn)信號(hào)被認(rèn)定時(shí)，如果第一和第二存儲(chǔ)結(jié)點(diǎn)的目前狀態(tài)與數(shù)據(jù)和數(shù)據(jù)#信號(hào)的目前狀態(tài)相同，則第一和第二存儲(chǔ)結(jié)點(diǎn)保持相同。如果第一和第二存儲(chǔ)結(jié)點(diǎn)的目前狀態(tài)不同于數(shù)據(jù)和數(shù)據(jù)#信號(hào)的目前狀態(tài)，則存儲(chǔ)結(jié)點(diǎn)之一下拉，而另一存儲(chǔ)結(jié)點(diǎn)上拉。當(dāng)由兩個(gè)交叉耦合的反相器形成的鎖存器中第一和第二存儲(chǔ)結(jié)點(diǎn)的狀態(tài)改變時(shí)，該鎖存器據(jù)信將倒轉(zhuǎn)該狀態(tài)。
和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)不同，SRAM單元不要求重新刷新來(lái)保持其狀態(tài)。相反，只要電源施加到電源端并且不存在泄漏，則在交叉耦合的反相器的鎖存器中第一和第二存儲(chǔ)結(jié)點(diǎn)的電壓狀態(tài)是穩(wěn)定的。
但是，在SRAM單元中，在較大或較小程度上存在泄漏。為保持泄漏于低電平，閾值電壓被保持相對(duì)高電平。例如，對(duì)于包含該存儲(chǔ)器單元的集成電路的其他部分的晶體管，該存儲(chǔ)器單元的晶體管的閾值電壓可以更高。然而保持該閾值電壓為高電平將同時(shí)降低轉(zhuǎn)換速度和高速緩沖存儲(chǔ)器的性能。因此，需要使存儲(chǔ)單元具有低泄漏和快存取的結(jié)構(gòu)和技術(shù)。
概述在某些實(shí)施例中，本發(fā)明包括一個(gè)集成電路，該電路包括一條位線(xiàn)和一條位線(xiàn)#，多條字線(xiàn)，和多個(gè)存儲(chǔ)器單元。存儲(chǔ)器單元每個(gè)相應(yīng)字線(xiàn)之一，每個(gè)分別包括連接在第一和第二存儲(chǔ)結(jié)點(diǎn)間的第一和第二通路晶體管，以及位線(xiàn)和位線(xiàn)#，分別地，相應(yīng)的字線(xiàn)連接到第一和第二通路晶體管的柵極。存儲(chǔ)器單元包括交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二反相器，其中第一和第二通路晶體管每個(gè)具有比作為第一和第二反相器的晶體管更低的閾值電壓。連接到該字線(xiàn)的字線(xiàn)電壓控制電路有選擇性地控制在該字線(xiàn)上的字線(xiàn)信號(hào)。
在某些實(shí)施例中，字線(xiàn)電壓控制電路認(rèn)定用于相應(yīng)于選擇為讀的一個(gè)存儲(chǔ)器單元的一個(gè)所選擇的字線(xiàn)的字線(xiàn)信號(hào)并欠驅(qū)動(dòng)(underdriven)用于不相應(yīng)于所選存儲(chǔ)器單元的字線(xiàn)的字線(xiàn)信號(hào)。
附圖簡(jiǎn)述根據(jù)以下給出的詳細(xì)說(shuō)明以及本發(fā)明實(shí)施例的附圖將更充分地理解本發(fā)明，但是，對(duì)于描述的特定實(shí)施例，不應(yīng)當(dāng)認(rèn)為是對(duì)本發(fā)明的限制，而僅僅是說(shuō)明和理解。


圖1是按本發(fā)明某些實(shí)施例的存儲(chǔ)器單元的示意表示。
圖2說(shuō)明通道長(zhǎng)度和寬度的尺寸。
圖3是包括按本發(fā)明某些實(shí)施例的存儲(chǔ)系統(tǒng)的集成電路的示意表示。
圖4是圖3存儲(chǔ)系統(tǒng)的存儲(chǔ)單元列的示意表示。
詳細(xì)說(shuō)明圖1說(shuō)明按本發(fā)明某個(gè)實(shí)施例的SRAM存儲(chǔ)器單元10。存儲(chǔ)器單元10代表以下方塊圖中描述和說(shuō)明的其他的存儲(chǔ)器單元。然而本發(fā)明并非局限于具有存儲(chǔ)器單元10細(xì)節(jié)的存儲(chǔ)器單元。在此所描述的FET晶體管可以是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。
本發(fā)明包括具有存儲(chǔ)器單元的存儲(chǔ)器系統(tǒng)，其中通路晶體管的閾值電壓(Vt)比閂鎖晶體管的低，以及其中未-選擇的存儲(chǔ)器單元的字線(xiàn)欠驅(qū)動(dòng)以減小位線(xiàn)和位線(xiàn)#中的泄露。
參照?qǐng)D1，第一反相器14包括一個(gè)pFET晶體管M1和一個(gè)nFET晶體管M2，并且在第一存儲(chǔ)結(jié)點(diǎn)Q具有一個(gè)輸出端和在第二存儲(chǔ)結(jié)點(diǎn)Q#具有一個(gè)輸入端。通常，當(dāng)存儲(chǔ)結(jié)點(diǎn)Q為邏輯低電壓時(shí)，存儲(chǔ)結(jié)點(diǎn)Q#具有邏輯高電壓，反過(guò)來(lái)亦然。第二反相器16包括一個(gè)pFET晶體管M3和一個(gè)nFET晶體管M4，并且在存儲(chǔ)結(jié)點(diǎn)Q#具有一個(gè)輸出端和在存儲(chǔ)結(jié)點(diǎn)Q具有一個(gè)輸入端。第一和第二反相器14和16交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間乃是因?yàn)榉聪嗥?4的輸出端連接到反相器16的輸入端，而反相器16的輸出端連接到反相器14的輸入端。這種交叉式連接的配置形成一種閂鎖。晶體管M1和M3是上拉晶體管，而晶體管M2和M4是下拉晶體管。反相器14和16連接電源電壓Vcc(有時(shí)稱(chēng)Vdd)和接地電壓Vss之間，該接地電壓并非必需是接地的。
第一通路晶體管M5是一個(gè)nFET晶體管，連接在位線(xiàn)(BL)和存儲(chǔ)結(jié)點(diǎn)Q之間，第二通路晶體管M6是一個(gè)nFET晶體管，連接在位線(xiàn)#(BL#)和存儲(chǔ)結(jié)點(diǎn)Q#之間。通路晶體管M5和M6的柵極由一條字線(xiàn)上的一個(gè)字線(xiàn)信號(hào)驅(qū)動(dòng)。數(shù)據(jù)和數(shù)據(jù)#信號(hào)分別在位線(xiàn)和位線(xiàn)#上。為方便起見(jiàn)，數(shù)據(jù)和數(shù)據(jù)#信號(hào)在此指的是位信號(hào)。
在某些實(shí)施例中，當(dāng)Q是高電平(1)和Q#是低電平(0)時(shí)，存儲(chǔ)器單元10被考慮具有邏輯高電平狀態(tài)，而當(dāng)Q是低電平(0)和Q#是高電平(1)時(shí)，它被考慮具有邏輯低電平狀態(tài)。
術(shù)語(yǔ)“某些實(shí)施例”和“另外的實(shí)施例”意味著本發(fā)明的至少某些實(shí)施例包括涉及與該術(shù)語(yǔ)有關(guān)的結(jié)構(gòu)，功能，或特征。此外，對(duì)于“某些實(shí)施例”的不同標(biāo)記未必全部涉及該相同的實(shí)施例。
以下描述按本發(fā)明某些實(shí)施例的讀出過(guò)程，然而，本發(fā)明并不限于下述詳述。數(shù)據(jù)和數(shù)據(jù)#信號(hào)被予充到高電平(雖然它們可以交替地被予充到低電平或到另一參考電壓)。當(dāng)確認(rèn)字線(xiàn)信號(hào)時(shí)，通路晶體管M5和M6接通。存儲(chǔ)器結(jié)點(diǎn)之一是低電平(即，具有邏輯低電壓)而另外的一個(gè)是高電平(即，具有邏輯高電壓)。低電平的存儲(chǔ)器結(jié)點(diǎn)開(kāi)始將相應(yīng)位信號(hào)推向低電平(數(shù)據(jù)或數(shù)據(jù)#信號(hào)與存儲(chǔ)器單元的狀態(tài)相關(guān))。讀出放大器加速感測(cè)并放大相應(yīng)位信號(hào)的電壓降和也可以止住另外位信號(hào)為高電平。讀出放大器并不開(kāi)始加速該電壓降直到數(shù)據(jù)和數(shù)據(jù)#信號(hào)的差增大或大于一個(gè)特定的電壓。該電壓將隨選擇的讀出放大器而改變。本發(fā)明不限于任何特定的讀出放大器。
作為一個(gè)例子，如果存儲(chǔ)器結(jié)點(diǎn)Q是高電平和存儲(chǔ)器結(jié)點(diǎn)Q#是低電平，則當(dāng)認(rèn)定字線(xiàn)信號(hào)時(shí)，存儲(chǔ)器結(jié)點(diǎn)Q#開(kāi)始將數(shù)據(jù)#信號(hào)拉向低電平。同時(shí)數(shù)據(jù)信號(hào)保持高電平。讀出放大器加速下拉數(shù)據(jù)#信號(hào)。在字線(xiàn)去認(rèn)定后，存儲(chǔ)器結(jié)點(diǎn)Q保持高電平而存儲(chǔ)器結(jié)點(diǎn)Q#保持低電平。讀出放大器提供了指示存儲(chǔ)器單元狀態(tài)的一個(gè)信號(hào)。類(lèi)似地，如果當(dāng)字線(xiàn)認(rèn)定時(shí)存儲(chǔ)器結(jié)點(diǎn)Q是低電平而存儲(chǔ)器結(jié)點(diǎn)Q#是高電平，存儲(chǔ)器結(jié)點(diǎn)Q開(kāi)始將該數(shù)據(jù)信號(hào)下拉到低電平，同時(shí)數(shù)據(jù)#信號(hào)保持高電平。讀出放大器加速數(shù)據(jù)的下拉。當(dāng)字線(xiàn)去認(rèn)定時(shí)，存儲(chǔ)器結(jié)點(diǎn)Q和Q#分別保持低電平和高電平。
對(duì)于寫(xiě)入過(guò)程，為將一位寫(xiě)入存儲(chǔ)器單元10，電路(例如在圖3中的)將使數(shù)據(jù)或數(shù)據(jù)#信號(hào)之一為高電平而另一個(gè)為低電平，這取決于其希望寫(xiě)入存儲(chǔ)器單元10的狀態(tài)。當(dāng)認(rèn)定字線(xiàn)信號(hào)時(shí)，通路晶體管M5和M6接通，而存儲(chǔ)器結(jié)點(diǎn)Q和Q#或保持相同邏輯狀態(tài)或改變狀態(tài)，這取決于存儲(chǔ)結(jié)點(diǎn)Q和Q#是否分別相同于或不同于數(shù)據(jù)和數(shù)據(jù)#信號(hào)。雖然由反相器14和16形成的閂鎖提供正反饋以保持存儲(chǔ)器結(jié)點(diǎn)Q和Q#穩(wěn)定，當(dāng)數(shù)據(jù)和數(shù)據(jù)#信號(hào)與存儲(chǔ)的結(jié)點(diǎn)Q和Q#相反時(shí)閂鎖將倒轉(zhuǎn)Q和Q#的狀態(tài)。
晶體管M1-M6的尺寸和閾值電壓(Vts)能進(jìn)行選擇以得到尺寸，穩(wěn)定性和轉(zhuǎn)換速度的折衷。圖2說(shuō)明可以表示任何晶體管M1-M6的一個(gè)晶體管的源極，溝道和漏極。晶體管的溝道寬度W和溝道長(zhǎng)度L。一個(gè)FET晶體管的轉(zhuǎn)換速度與W/L相關(guān)。當(dāng)W增加和/或L減小時(shí)，該轉(zhuǎn)換速度增加。當(dāng)W減小和/或L增加時(shí)，該轉(zhuǎn)換速度減小。但是，當(dāng)W和/或L增加時(shí)，一個(gè)晶體管的面積也增加和當(dāng)W和/或L減小時(shí)該面積將減小。希望晶體管的面積更小。
在某些實(shí)施例中，存儲(chǔ)器單元10是這樣制作的，使得晶體管M5和M6的閾值電壓(Vt)小于晶體管M1-M4的Vt。對(duì)于一個(gè)更低的Vt，晶體管M5和M6將更快地接通成關(guān)斷，由此更快的讀和寫(xiě)通向存儲(chǔ)器結(jié)點(diǎn)Q和Q#。然而，晶體管M5和M6也將是泄漏的。未選擇的存器單元的泄漏能在微分信號(hào)改進(jìn)時(shí)潛在地抵消某些速度優(yōu)點(diǎn)。此外，泄漏能改變儲(chǔ)存在該存儲(chǔ)器單元中的狀態(tài)。如下面所描述的那樣，在某些實(shí)施例中，未選擇的用于讀或?qū)懙膯卧淖中盘?hào)可以欠驅(qū)動(dòng)以減少該單元的泄漏。按這種方法，它們將(1)具有很小的泄漏電平，由此使得不改變存儲(chǔ)器結(jié)點(diǎn)Q和Q#的狀態(tài)以及(2)用這樣一種方式，即可能錯(cuò)誤地改變一個(gè)所選單元的讀或?qū)懖挥绊懳痪€(xiàn)和位線(xiàn)#。
以下描述可以用于某些實(shí)施例的一種設(shè)計(jì)方法。為了穩(wěn)定性，標(biāo)準(zhǔn)的單元可以選擇具有高Vt的晶體管M1-M6以及選擇具有W和L的晶體管M1-M6。之后M5和M6的閾值電壓降低以增加存取速度。之后M1-M4的W和/或L以及或許M5-M6的W和/或L將被改變尺寸，以保持相同于或類(lèi)似于標(biāo)準(zhǔn)單元的穩(wěn)定性。速度和面積也可以按尺寸大小來(lái)考慮。在某些實(shí)施例中，如果晶體管M1-M6具有相同的Vt，則上拉和下拉晶體管M1-M4將設(shè)計(jì)得比最佳的稍寬。這將以稍大的面積為代價(jià)導(dǎo)至更好的穩(wěn)定性(讀穩(wěn)定性)。面積的折衷選擇可以通過(guò)更進(jìn)取的例如處理技術(shù)改善的設(shè)計(jì)規(guī)則簡(jiǎn)化。更大的nFET下拉器件通過(guò)提供一個(gè)電流沉陷還有助于加速并避免電荷建立。
通過(guò)例如一個(gè)額外的摻雜步驟或應(yīng)用前向體偏置于晶體管M5和M6可以得到較低的Vt。有效地得到一個(gè)較低的Vt的另一種技術(shù)是過(guò)驅(qū)動(dòng)通路晶體管M5和M6的柵極，同時(shí)在一個(gè)較高的Vt制造它們，而Vt與晶體管M1-M4的可以相同。在某些實(shí)施例中，與標(biāo)準(zhǔn)單元相比，本發(fā)明提供大于25％的存取速度的增加。
參照?qǐng)D3，一個(gè)集成電路30包括一個(gè)存儲(chǔ)器系統(tǒng)34，當(dāng)然，集成電路30可包括各種其他電路。某些或全部其他電路可以具有若干晶體管，與晶體管M1-M4相比，它們的閾值電壓相同或相異。集成電路30可以是一個(gè)處理器，例如一個(gè)微處理器或數(shù)字信號(hào)處理器，它們具有一個(gè)高速緩沖存儲(chǔ)器，一個(gè)獨(dú)一無(wú)二的存儲(chǔ)器芯片，或各種不同類(lèi)型的芯片，包括專(zhuān)用集成電路(ASIC)。
存儲(chǔ)器系統(tǒng)34包括存儲(chǔ)器單元的列，其中說(shuō)明的第一和第二列24和26是代表性的。第一列24包括存儲(chǔ)器單元MC11，MC12，…MC1N，而第二列26包括存儲(chǔ)器單元MC21，MC22，…MC2N。每個(gè)存儲(chǔ)器單元可以具有與圖1的存儲(chǔ)器單元10相同的結(jié)構(gòu)，或可以具有一些不同的結(jié)構(gòu)。位線(xiàn)條件電路34用來(lái)對(duì)位線(xiàn)BL1和BL#1予充電。位線(xiàn)條件電路38用來(lái)對(duì)位線(xiàn)BL2和BL#2予充電。字線(xiàn)電壓控制電路42(它可以包括一個(gè)行解碼器)控制字線(xiàn)導(dǎo)體WL1，WL2，…WLN上的字線(xiàn)信號(hào)。如以下描述的，一個(gè)讀出放大器50感測(cè)讀過(guò)程中數(shù)據(jù)和數(shù)據(jù)#信號(hào)的差，并且在列解碼器48的控制之下，通過(guò)列多路復(fù)用器46，對(duì)列24和26控制寫(xiě)過(guò)程中數(shù)據(jù)和數(shù)據(jù)#信號(hào)的狀態(tài)?？梢灾挥幸粋€(gè)讀出放大器用于如此多列的全體，或者(如圖4中)每列有一個(gè)單獨(dú)的讀出放大器。
以下將描述按某些實(shí)施例的讀過(guò)程。位線(xiàn)條件電路34和38予充電位線(xiàn)BL1，BL#1，BL2和BL#2上的數(shù)據(jù)和數(shù)據(jù)#信號(hào)。(換句話(huà)說(shuō)，只有感興趣的列的數(shù)據(jù)和數(shù)據(jù)#信號(hào)被予充電。)在字線(xiàn)信號(hào)被認(rèn)定在感興趣的字線(xiàn)(WL1，WL2，…WLN)上之后，相應(yīng)的通路晶體管M5和M6接通。低電平的存儲(chǔ)結(jié)點(diǎn)開(kāi)始拉動(dòng)相應(yīng)的位信號(hào)(數(shù)據(jù)或數(shù)據(jù)#)到低電平。另外的位信號(hào)保持高電平。讀出放大器50感測(cè)并放大數(shù)據(jù)和數(shù)據(jù)#信號(hào)中的差，從而加速相應(yīng)低電平存儲(chǔ)結(jié)點(diǎn)的位信號(hào)的降落。讀出放大器也可以止住另外的高電平的位信號(hào)。讀出放大器50提供一個(gè)信號(hào)到指示感興趣的存儲(chǔ)器單元的狀態(tài)的讀出緩沖器56。
例如，假定存儲(chǔ)器單元MC11被讀出，并且在MC11中存儲(chǔ)器結(jié)點(diǎn)Q為高電平，而存儲(chǔ)器結(jié)點(diǎn)Q#為低電平。字線(xiàn)電壓控制電路42認(rèn)定(高電平)WL1上的字線(xiàn)信號(hào)，同時(shí)欠驅(qū)動(dòng)WL2，WL3，和WL4導(dǎo)體上的字線(xiàn)信號(hào)。隨著晶體管M6接通，存儲(chǔ)器結(jié)點(diǎn)Q#可能開(kāi)始拉動(dòng)數(shù)據(jù)#信號(hào)到低電平。當(dāng)讀出放大器50感測(cè)到數(shù)據(jù)和數(shù)據(jù)#信號(hào)中的差時(shí)，它將加速數(shù)據(jù)#信號(hào)降落，同時(shí)可以止住數(shù)據(jù)信號(hào)為高電平。當(dāng)WL1導(dǎo)體上的字線(xiàn)信號(hào)去認(rèn)定時(shí)，通路晶體管M5和M6可能被截止，而且存儲(chǔ)器結(jié)點(diǎn)Q和Q#的狀態(tài)可能保持讀程序前保持的狀態(tài)。按以下例舉的慣例，讀出放大器50可以提供一個(gè)高的位信號(hào)到指示MC11狀態(tài)的讀出緩沖器56。
以下將描述按某些實(shí)施例的寫(xiě)過(guò)程。然而，本發(fā)明不局限于這些細(xì)節(jié)。讀出放大器50響應(yīng)寫(xiě)緩沖器54中的一位控制所選列的數(shù)據(jù)和數(shù)據(jù)#信號(hào)的哪一個(gè)是高電平以及哪一個(gè)是低電平。列解碼器48選擇該列。例如，如果該位是高電平，在某些實(shí)施例中，讀出放大器50命名使所選列的位線(xiàn)上的數(shù)據(jù)信號(hào)為高電平，而位線(xiàn)#上的數(shù)據(jù)#為低電平，認(rèn)定正確的字線(xiàn)，使得通路晶體管M5和M6導(dǎo)通。如果存儲(chǔ)器結(jié)點(diǎn)的狀態(tài)與數(shù)據(jù)和數(shù)據(jù)#信號(hào)的狀態(tài)相同，則存儲(chǔ)器結(jié)點(diǎn)的狀態(tài)保持相同，并且儲(chǔ)存在該存儲(chǔ)器中的狀態(tài)保持相同。如果存儲(chǔ)器結(jié)點(diǎn)的狀態(tài)與數(shù)據(jù)和數(shù)據(jù)#信號(hào)的狀態(tài)相反，則存儲(chǔ)器結(jié)點(diǎn)Q和Q#的狀態(tài)轉(zhuǎn)換并且閂鎖線(xiàn)路反轉(zhuǎn)狀態(tài)。在某些實(shí)施例中，未選行的字線(xiàn)是被欠驅(qū)動(dòng)，在另外的實(shí)施例中，未選行的字線(xiàn)不被欠驅(qū)動(dòng)。
如上所述，通路晶體管M5和M6的較低的Vt能夠感生出某些額外的位線(xiàn)和/或位線(xiàn)#泄漏，在改善感測(cè)要求的微分信號(hào)時(shí)這種泄漏能潛在地抵消某些速度優(yōu)點(diǎn)。這在讀過(guò)程中是特殊的一個(gè)問(wèn)題。對(duì)于圖3的情況，在那里存儲(chǔ)器單元連接到一條位線(xiàn)和位線(xiàn)#，而電壓差由一個(gè)讀出放大器感測(cè)，通過(guò)通路晶體管的泄漏可以是一個(gè)引流口。當(dāng)數(shù)據(jù)和數(shù)據(jù)#被予充電到高電平時(shí)，泄漏是在位線(xiàn)或位線(xiàn)#與處低電平的存儲(chǔ)器結(jié)點(diǎn)之間的一種關(guān)連(即，在通路晶體管的源極和漏極之間存在一個(gè)電壓降)。按感測(cè)觀點(diǎn)，當(dāng)單元均勻地分配在儲(chǔ)存一個(gè)邏輯高電平和邏輯低電平之間時(shí)，該泄漏是最不顯著的。其理由在于幾乎相同的電流泄漏到位線(xiàn)和位線(xiàn)#。(當(dāng)然，泄漏是關(guān)于改變狀態(tài)和功率損耗的存儲(chǔ)器結(jié)點(diǎn)的一種關(guān)連，而不管低電平和高電平是如何分配的)。
在圖4中說(shuō)明最壞情況條件，它示意地說(shuō)明圖3第一列的Q和Q#的狀態(tài)，其中對(duì)于存儲(chǔ)器MC11，Q是低電平而Q#是高電平，但對(duì)于存儲(chǔ)器MC12，MC13，…MC1N，Q是高電平而Q#是低電平。在圖4例子中，字線(xiàn)WL1是被選的而字線(xiàn)WL2，WL3，…WLN是來(lái)選的。在存儲(chǔ)器單元MC12，MC13，…MC1N中，所有存儲(chǔ)器結(jié)點(diǎn)Q#是低電平并將引起相對(duì)于位線(xiàn)#的泄漏。因此盡管該位線(xiàn)正在更快地放電(由于較低的Vt的通路晶體管)，如果沒(méi)有本發(fā)明的泄漏降低技術(shù)，泄漏的BL#可以防止差分讀出放大器快速地建立所要求的感測(cè)電壓。
在某些實(shí)施例中，該問(wèn)題是通過(guò)欠驅(qū)動(dòng)每個(gè)未被選擇的存儲(chǔ)器單元的通路晶體管(M5和M6)的柵極來(lái)解決的。這可以通過(guò)欠驅(qū)動(dòng)未被選擇的而不是以Vss提供它們的字線(xiàn)信號(hào)的字線(xiàn)電壓控制電路42來(lái)完成。在某些實(shí)施例中，該未選字線(xiàn)可以是在約-100到-200mv而不是在Vss。可以選擇另外的欠驅(qū)動(dòng)電壓。如要此所使用的“弱欠驅(qū)動(dòng)”意指在包括相對(duì)于地-5和-99mv之間欠驅(qū)動(dòng)字線(xiàn)信號(hào)?！斑m度欠驅(qū)動(dòng)”意指在相對(duì)于地-100和-200mv之間提供字線(xiàn)信號(hào)?！皬?qiáng)欠驅(qū)動(dòng)”意指在相對(duì)于地-201和-500mv之間提供字線(xiàn)信號(hào)。而“很強(qiáng)欠驅(qū)動(dòng)”意指在相對(duì)地比-500mv更負(fù)的電壓提供字線(xiàn)信號(hào)。
作為一個(gè)例子，對(duì)于圖4的情況，字線(xiàn)WL1可以是在一個(gè)邏輯高電平值(例如，Vcc)，而字線(xiàn)WL2，WL3，…WLN可以是在約-100到-200mv。在某些實(shí)施例中，使加-100到-200mv的欠驅(qū)動(dòng)到nMOS FET晶體管的柵極，將減小泄漏大于一個(gè)數(shù)量級(jí)。這有效地等效增加了泄漏通路晶體管的閾值電壓(例如，通過(guò)反向體偏置)?？梢允褂靡环N體偏置調(diào)整，而不是欠驅(qū)動(dòng)。例如，被選存儲(chǔ)器單元可以具有一種體偏置(例如，一種前向體偏置)，而未選存儲(chǔ)器單元可以具有另一種體偏置(例如，反向體偏置)。字線(xiàn)欠驅(qū)動(dòng)的最佳量可以綜合柵極感生漏極泄漏(GIDL)和另外的連接泄漏機(jī)制例如帶-帶開(kāi)隧道(BTBT)。適宜的欠驅(qū)動(dòng)結(jié)果是有效加速感生增加，由此克服了通路晶體管M5和M6的泄漏。欠驅(qū)動(dòng)降低了晶體管的子閾值泄漏。
雖然加以說(shuō)明的實(shí)施例包括增強(qiáng)模式晶體管，但也可使用耗盡模式晶體管。
可以是不同于在此描述的其他的單元，這種單元可以是多端口的。
在某些實(shí)施例和某些情況中，可以同時(shí)予充電和感測(cè)多于一列的位線(xiàn)，和/或同時(shí)可以認(rèn)定多于一個(gè)字線(xiàn)信號(hào)。
在兩個(gè)說(shuō)明的結(jié)構(gòu)之間或在被表示成連續(xù)的一種結(jié)構(gòu)(例如一根導(dǎo)體)中可以是中間結(jié)構(gòu)(例如一個(gè)緩沖器)。圖中盒形框用于說(shuō)明目的而不認(rèn)為是一種限制。
如果說(shuō)明書(shū)描述一個(gè)元件，特性，結(jié)構(gòu)，或特征包括“可以”，“可能”，或“能夠”，但并不要求包括特定元件，特性，結(jié)構(gòu)或特征。
得益于該公開(kāi)的本專(zhuān)業(yè)技術(shù)人員將理解根據(jù)以上說(shuō)明和附圖可以作出很多另外的改型而不偏離本發(fā)明的范圍。此外，下列包括任意修改的權(quán)利要求確定了本發(fā)明的范圍。
權(quán)利要求
1.一個(gè)集成電路包括一條位線(xiàn)和一條位線(xiàn)#；字線(xiàn)；每個(gè)存儲(chǔ)單元相應(yīng)于字線(xiàn)之一以及每個(gè)包括(a)分別連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二通路晶體管，以及位線(xiàn)和位線(xiàn)#，分別地，相應(yīng)的字線(xiàn)連接到第一和第二通路晶體管的柵極；以及(b)交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二反相器，其中第一和第二通路晶體管每個(gè)具有比第一和第二反相器的晶體管更低的閾值電壓；以及連接到字線(xiàn)的字線(xiàn)電壓控制電路，以選擇性地控制字線(xiàn)上的字線(xiàn)信號(hào)。
2.權(quán)利要求1的集成電路，其中字線(xiàn)電壓控制電路認(rèn)定用于相應(yīng)于選擇為讀的一個(gè)存儲(chǔ)器單元的一個(gè)所選擇的字線(xiàn)的字線(xiàn)信號(hào)并欠驅(qū)動(dòng)用于不相應(yīng)于所選存儲(chǔ)單元的字線(xiàn)的字線(xiàn)信號(hào)。
3.權(quán)利要求2的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-5和-99毫伏之間。
4.權(quán)利要求2的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-100和-200毫伏之間。
5.權(quán)利要求2的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-201和-500毫伏之間。
6.權(quán)利要求2的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是大于-500毫伏的。
7.權(quán)利要求1的集成電路，其中晶體管是MOS FET晶體管。
8.權(quán)利要求1的集成電路，還包括一第二列存儲(chǔ)器單元。
9.權(quán)利要求1的集成電路，還包括連接到位線(xiàn)和位線(xiàn)#的一個(gè)讀出放大器。
10.權(quán)利要求1的集成電路，還包括位線(xiàn)條件電路，以分別予充電位線(xiàn)和位線(xiàn)#上的數(shù)據(jù)和數(shù)據(jù)#信號(hào)。
11.一個(gè)集成電路包括一條位線(xiàn)和一條位線(xiàn)#；相應(yīng)于行的字線(xiàn)；每個(gè)存儲(chǔ)單元相應(yīng)于字線(xiàn)之一以及每個(gè)包括(a)分別連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二通路晶體管，以及位線(xiàn)和位線(xiàn)#，分別地，相應(yīng)的字線(xiàn)連接到第一和第二通路晶體管的柵極；以及(b)交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二反相器，其中第一和第二通路晶體管每個(gè)具有比第一和第二反相器的晶體管更低的閾值電壓；以及連接到字線(xiàn)的字線(xiàn)電壓控制電路，以選擇性地控制字線(xiàn)上的字線(xiàn)信號(hào)，使得該字線(xiàn)電壓控制電路認(rèn)定用于所選擇行的字線(xiàn)的字線(xiàn)信號(hào)并欠驅(qū)動(dòng)用于未選擇的行的字線(xiàn)的字線(xiàn)信號(hào)。
12.權(quán)利要求11的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-5和-99毫伏之間。
13.權(quán)利要求11的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-100和-200毫伏之間。
14.權(quán)利要求11的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-201和-500毫伏之間。
15.權(quán)利要求11的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是負(fù)于-500毫伏。
16.權(quán)利要求11的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是負(fù)于-100毫伏。
17.權(quán)利要求11的集成電路，還包括一第二列存儲(chǔ)單元。
18.一個(gè)集成電路包括一條位線(xiàn)和一條位線(xiàn)#；相應(yīng)于行的字線(xiàn)；每個(gè)存儲(chǔ)單元相應(yīng)于字線(xiàn)之一以及每個(gè)包括(a)分別連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二通路晶體管，以及位線(xiàn)和位線(xiàn)#，分別地，相應(yīng)的字線(xiàn)連接到第一和第二通路晶體管的柵極；以及(b)交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二反相器；以及連接到字線(xiàn)的字線(xiàn)電壓控制電路，以選擇性地控制字線(xiàn)上的字線(xiàn)信號(hào)，使得該字線(xiàn)電壓控制電路認(rèn)定用于所選擇行的字線(xiàn)的字線(xiàn)信號(hào)并欠驅(qū)動(dòng)用于未選擇的行的字線(xiàn)的字線(xiàn)信號(hào)。
19.權(quán)利要求18的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-100和-200毫伏之間。
20.一種按存儲(chǔ)單元列讀存儲(chǔ)單元的方法，該方法包括分別予充電位線(xiàn)和位線(xiàn)#上的數(shù)據(jù)和數(shù)據(jù)#信號(hào)的電壓；認(rèn)定在相應(yīng)于存儲(chǔ)單元的字線(xiàn)中的字線(xiàn)信號(hào)，其中存儲(chǔ)單元包括通路晶體管和閂鎖晶體管，以及其中通路晶體管具有比閉鎖晶體管更低的閾值電壓；以及欠驅(qū)動(dòng)不對(duì)應(yīng)于選擇為讀的存儲(chǔ)單元的字線(xiàn)中的字線(xiàn)信號(hào)。
21.權(quán)利要求20的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-5和-99毫伏之間。
22.權(quán)利要求20的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是包括在-100和-200毫伏之間。
23.權(quán)利要求20的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是負(fù)于-201毫伏的。
24.權(quán)利要求20的集成電路，其中用于未選擇的字線(xiàn)的字線(xiàn)信號(hào)是大于-500毫伏的。
全文摘要
在某些實(shí)施例中,本發(fā)明包括一個(gè)集成電路,該集成電路包括一條位線(xiàn)和一條位線(xiàn)#,多條字線(xiàn),以及多個(gè)存儲(chǔ)單元。該存儲(chǔ)單元的每一個(gè)相應(yīng)于字線(xiàn)之一條并且每一個(gè)包括分別連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二通路晶體管,和位線(xiàn)及位線(xiàn)#,分別地相應(yīng)的字線(xiàn)連接到第一和第二通路晶體管的柵極。存儲(chǔ)單元包括交叉連接在第一和第二存儲(chǔ)結(jié)點(diǎn)之間的第一和第二反相器,其中第一和第二通路晶體管每個(gè)具有比第一和第二反相器的晶體管更低的閾值電壓。連接到字線(xiàn)的字線(xiàn)電壓控制電路有選擇性地控制該字線(xiàn)上的字線(xiàn)信號(hào)。在某些實(shí)施例中,字線(xiàn)電壓控制電路認(rèn)定用于相應(yīng)于選擇為讀的一個(gè)存儲(chǔ)器單元的一個(gè)所選擇的字線(xiàn)的字線(xiàn)信號(hào)并欠驅(qū)動(dòng)用于不相應(yīng)于所選存儲(chǔ)單元的字線(xiàn)的字線(xiàn)信號(hào)。
文檔編號(hào)G11C11/412GK1357145SQ00807119
公開(kāi)日2002年7月3日 申請(qǐng)日期2000年2月17日 優(yōu)先權(quán)日1999年3月3日
發(fā)明者A·克沙瓦茲, K·張, Y·葉, V·德 申請(qǐng)人:英特爾公司