專利名稱：半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法和測(cè)試電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法和內(nèi)設(shè)于該半導(dǎo)體存儲(chǔ)裝置的測(cè)試電路。


圖1是表示具有這種測(cè)試電路的半導(dǎo)體存儲(chǔ)裝置，具體而言，表示虛擬SRAM(虛擬靜態(tài)隨機(jī)存取存儲(chǔ)器)的構(gòu)成例的方框圖。該現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成，例如由特開平1-125796號(hào)公開，該半導(dǎo)體存儲(chǔ)裝置具有以下構(gòu)成。
存儲(chǔ)器陣列1具有存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)單元。讀出放大器2連接于存儲(chǔ)器陣列1，放大來自存儲(chǔ)器陣列1的數(shù)據(jù)。列I/O電路3連接于存儲(chǔ)器陣列1中的存儲(chǔ)單元的比特線，選擇性地激活該比特線。列解碼器4在得到外部地址A8～A15的輸入的同時(shí)，與列I/O電路3相連接，將這些外部地址輸入到列I/O電路3，從而列I/O電路3根據(jù)這些外部地址選擇性地激活比特線。并且，設(shè)有數(shù)據(jù)寫入或讀出用的主放大器/寫入緩沖器5。
而且，多路復(fù)用器8與更新控制電路12的輸出端相連接，同時(shí)與地址計(jì)數(shù)器9的輸出端相連接，根據(jù)來自更新控制電路12的輸出信號(hào)，選擇外部輸入的外部地址A0～A7或者從地址計(jì)數(shù)器9輸出的更新地址中的任意一個(gè)進(jìn)行輸出。多路復(fù)用器8的輸出端與行解碼器7相連接，將所選擇的外部地址A0～A7或者更新地址中的任意一個(gè)輸入到行解碼器7。行解碼器7與字驅(qū)動(dòng)器6相連接，外部地址A0～A7或者更新地址中的任意一個(gè)被輸入到字驅(qū)動(dòng)器6，字驅(qū)動(dòng)器6與存儲(chǔ)器陣列1中的存儲(chǔ)單元的字線相連接，根據(jù)外部地址A0～A7或者更新地址，選擇性地激活該字線。
測(cè)試模式判斷電路10得到/CE信號(hào)(“/”表示負(fù)邏輯信號(hào))及/RFSH信號(hào)的輸入，判斷是否為測(cè)試模式，把該判斷結(jié)果作為測(cè)試信號(hào)輸出。輸出控制電路14與該測(cè)試模式判斷電路10的輸出端相連接，根據(jù)從該測(cè)試模式判斷電路10輸出的測(cè)試信號(hào)進(jìn)行控制，輸出I/O輸出切換信號(hào)。并且，輸出控制電路14與定時(shí)電路11及I/O輸出切換電路15相連接，在測(cè)試時(shí)，控制I/O輸出切換電路15，把從定時(shí)電路11輸出的分頻信號(hào)通過I/O輸出切換電路15從I/O7端子輸出。
更新控制電路12得到/CE信號(hào)及/RFSH信號(hào)的輸入，在這些信號(hào)滿足一定條件時(shí)，進(jìn)行存儲(chǔ)單元的更新動(dòng)作。上述定時(shí)電路11每隔一定時(shí)間就輸出更新要求信號(hào)，同時(shí)與更新控制電路12相連接，將更新要求信號(hào)輸入到更新控制電路12。定時(shí)產(chǎn)生電路13與該更新控制電路12相連接，得到從更新控制電路12輸出的更新控制信號(hào)的輸入，同時(shí)得到/RE信號(hào)、/OE信號(hào)、及CS信號(hào)的外部輸入，輸出內(nèi)部同步信號(hào)，控制電路整體的動(dòng)作。
在這種構(gòu)成中，/CE信號(hào)在從高電平(H)變化成低電平(L)時(shí)，若/RFSH信號(hào)為低電平(L)，由測(cè)試模式判斷電路10判定為測(cè)試模式。這時(shí)，測(cè)試模式判斷電路10通過輸出控制電路14輸出信號(hào)，使定時(shí)電路11振蕩。由此，更新控制電路12在使地址計(jì)數(shù)器9動(dòng)作的同時(shí)，控制多路復(fù)用器8，使該地址計(jì)數(shù)器9的更新地址(n地址)作為存儲(chǔ)單元的行地址從多路復(fù)用器8輸出。另外，作為列地址，外部地址A8～A15被輸入到列解碼器4。
如此，選擇行地址為n地址、列地址為由A8～A15所指定的規(guī)定地址的存儲(chǔ)單元，進(jìn)行該單元的數(shù)據(jù)內(nèi)容的讀出。從而，預(yù)先在這些地址的單元中寫入特定的數(shù)據(jù)，在測(cè)試模式時(shí)直接讀出單元的內(nèi)容，由此可以正確判斷是否寫入和讀出正確的數(shù)據(jù)。即，可以正確判斷定時(shí)電路11及地址計(jì)數(shù)器9是否正常工作。
另外，在設(shè)定為測(cè)試模式時(shí)，定時(shí)電路11進(jìn)行振蕩，而該定時(shí)電路11的分頻輸出通過輸出切換電路15從I/O7端子輸出。從而，通過檢查該分頻輸出，可以正確判斷定時(shí)電路11是否正常工作。
上述虛擬SRAM是具有與DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)相同的存儲(chǔ)單元構(gòu)造，具有與SRAM相同的使用條件的半導(dǎo)體存儲(chǔ)裝置，在內(nèi)部每經(jīng)過一定時(shí)間需要進(jìn)行存儲(chǔ)單元的自更新。
但是，進(jìn)行這種自更新的存儲(chǔ)單元的地址即更新地址是在電路內(nèi)部生成。因此，與從外部供給的讀出/寫入地址完全沒有關(guān)系。
因此，作為最苛刻條件，例如，會(huì)發(fā)生比特線共同，連續(xù)激活相鄰的2根字線相的情況。在這種情況下，有時(shí)會(huì)因?yàn)轭A(yù)充電不足、或者磁場(chǎng)絕緣膜下的微量漏電流的影響，使存儲(chǔ)動(dòng)作產(chǎn)生錯(cuò)誤動(dòng)作。
上述半導(dǎo)體存儲(chǔ)裝置進(jìn)行的測(cè)試，只是單純地在進(jìn)行定時(shí)電路11的動(dòng)作檢查的同時(shí)，順序改變地址計(jì)數(shù)器9的計(jì)數(shù)值，并讀出存儲(chǔ)單元的數(shù)據(jù)，具有這樣的缺點(diǎn)，即在可能產(chǎn)生上述錯(cuò)誤動(dòng)作的最苛刻條件下不能有意識(shí)地進(jìn)行動(dòng)作檢查即測(cè)試。即存在這樣的缺點(diǎn)，上述半導(dǎo)體存儲(chǔ)裝置并不限于最苛刻條件，而是在任意條件下都不能可靠進(jìn)行動(dòng)作檢查即測(cè)試。
本發(fā)明的目的還在于，提供一種測(cè)試電路，內(nèi)設(shè)于半導(dǎo)體存儲(chǔ)裝置，能夠在任意條件下進(jìn)行動(dòng)作檢查。
本發(fā)明的目的還在于，提供一種測(cè)試方法，能夠在任意條件下進(jìn)行半導(dǎo)體存儲(chǔ)裝置的動(dòng)作檢查。
為解決上述問題，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，該半導(dǎo)體存儲(chǔ)裝置具有需要更新的多個(gè)存儲(chǔ)單元，其特征在于，使根據(jù)外部輸入的第1地址進(jìn)行前述存儲(chǔ)單元的讀出或者寫入的讀出/寫入處理，與根據(jù)外部輸入的第2地址進(jìn)行前述存儲(chǔ)單元的更新的更新處理的組合，在測(cè)試動(dòng)作中至少進(jìn)行1次。
作為選擇事項(xiàng)，前述2種處理的組合可以在前述更新處理之后，進(jìn)行前述讀出/寫入處理。
另外，作為選擇事項(xiàng)，前述2種處理的組合可以在前述讀出/寫入處理之后，進(jìn)行前述更新處理。
作為選擇事項(xiàng)，前述2種處理的組合可以在1個(gè)周期內(nèi)進(jìn)行。
作為選擇事項(xiàng)，可以在前述讀出/寫入處理之后，進(jìn)行前述更新處理，之后再進(jìn)行前述讀出/寫入處理，該過程是在1個(gè)周期內(nèi)進(jìn)行的。
作為選擇事項(xiàng)，前述2種處理可以使列地址共同，行地址相互接近。
作為選擇事項(xiàng)，前述2種處理可以使列地址共同，行地址相互鄰接。
作為選擇事項(xiàng)，還可以包含下述處理，即響應(yīng)前述半導(dǎo)體存儲(chǔ)裝置從正常動(dòng)作模式到測(cè)試模式的切換，使根據(jù)在前述半導(dǎo)體存儲(chǔ)裝置的內(nèi)部作成的第3地址的前述存儲(chǔ)單元的更新停止。
作為選擇事項(xiàng)，根據(jù)外部輸入的模式切換信號(hào)，前述半導(dǎo)體存儲(chǔ)裝置可以從正常動(dòng)作模式切換至測(cè)試模式。
作為選擇事項(xiàng)，可以根據(jù)外部輸入的模式切換信號(hào)，在從正常動(dòng)作模式切換至測(cè)試模式時(shí)，選擇前述第3地址及測(cè)試地址中的測(cè)試地址，使根據(jù)第3地址的前述存儲(chǔ)單元的更新停止。
作為選擇事項(xiàng)，前述測(cè)試動(dòng)作可以將列地址固定，將行地址順序變更，由此將多個(gè)行地址的組作為更新動(dòng)作的對(duì)象。
作為選擇事項(xiàng)，前述測(cè)試動(dòng)作可以將列地址固定，將行地址順序變更，由此將所有行地址的組作為其對(duì)象。
作為選擇事項(xiàng)，前述測(cè)試動(dòng)作可以將列地址固定，將行地址順序變更，由此將存儲(chǔ)單元陣列分割成的各多個(gè)塊中的所有行地址的組合作為其對(duì)象。
作為選擇事項(xiàng)，可以在每次變更行地址時(shí)，從外部輸入前述第1地址及前述第2地址雙方。
作為選擇事項(xiàng)，前述第1地址是在每次變更行地址時(shí)從外力輸入的，而前述第2地址可以在從外部?jī)H輸入最初地址后，每次依據(jù)預(yù)先確定的一定規(guī)則變更行地址時(shí)，在內(nèi)部自動(dòng)變更。
作為選擇事項(xiàng)，可以是前述第2地址在每次變更行地址時(shí)進(jìn)行預(yù)先確定的增量。
作為選擇事項(xiàng)，可以針對(duì)成為測(cè)試對(duì)象的存儲(chǔ)單元，進(jìn)行預(yù)先保持試驗(yàn)，在寫入規(guī)定的測(cè)試碼模式后，進(jìn)行前述2種處理。
另外，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，具有需要更新的多個(gè)存儲(chǔ)單元；供給第1地址的電路單元；根據(jù)地址進(jìn)行前述存儲(chǔ)單元的更新的存取地址控制電路，其特征在于，還具有保持外部輸入的第2地址的電路；以及更新地址切換電路，與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合，在正常動(dòng)作模式下將前述第1地址供給前述存取地址控制電路，在測(cè)試模式下將前述第2地址供給前述存取地址控制電路。
作為選擇事項(xiàng)，前述更新地址切換電路也可以由選擇電路構(gòu)成，與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合，在正常動(dòng)作模式下選擇前述第1地址，在測(cè)試模式下選擇前述第2地址。
另外，作為選擇事項(xiàng)，前述選擇電路也可以由與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合的多路復(fù)用器構(gòu)成。
作為選擇事項(xiàng)，也可以還具有控制電路，該控制電路與前述更新地址切換電路電耦合，將切換正常動(dòng)作模式與測(cè)試模式的控制信號(hào)供給前述更新地址切換電路。
作為選擇事項(xiàng)，前述控制電路也可以由響應(yīng)規(guī)定的外部信號(hào)而切換正常動(dòng)作模式與測(cè)試模式的測(cè)試入口電路構(gòu)成。
作為選擇事項(xiàng)，前述保持第2地址的電路也可以由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲(chǔ)裝置構(gòu)成。
作為選擇事項(xiàng)，也可以還具有地址翻轉(zhuǎn)電路，該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合，將從前述數(shù)據(jù)存儲(chǔ)裝置輸出的第2地址翻轉(zhuǎn)，供給前述更新地址切換電路。
作為選擇事項(xiàng)，前述供給第1地址的電路單元也可以由與前述更新地址切換電路相連接的更新地址產(chǎn)生電路構(gòu)成。
另外，本發(fā)明提供一種測(cè)試電路，用于進(jìn)行半導(dǎo)體存儲(chǔ)裝置的測(cè)試，該半導(dǎo)體存儲(chǔ)裝置具有需要更新的多個(gè)存儲(chǔ)單元；和根據(jù)內(nèi)部信號(hào)供給第1地址的電路單元，其特征在于，前述測(cè)試電路具有保持外部輸入的第2地址的電路；以及更新地址切換電路，與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合，在正常動(dòng)作模式下將前述第1地址供給前述存取地址控制電路，在測(cè)試模式下將前述第2地址供給前述存取地址控制電路。
作為選擇事項(xiàng)，前述更新地址切換電路也可以由選擇電路構(gòu)成，與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合，在正常動(dòng)作模式下選擇前述第1地址，在測(cè)試模式下選擇前述第2地址。
另外，作為選擇事項(xiàng)，前述選擇電路也可以由與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合的多路復(fù)用器構(gòu)成。
作為選擇事項(xiàng)，也可以還具有控制電路，該控制電路與前述更新地址切換電路電耦合，將切換正常動(dòng)作模式與測(cè)試模式的控制信號(hào)供給前述更新地址切換電路。
作為選擇事項(xiàng)，前述控制電路也可以由響應(yīng)規(guī)定的外部信號(hào)而切換正常動(dòng)作模式與測(cè)試模式的測(cè)試入口電路構(gòu)成。
作為選擇事項(xiàng)，前述保持第2地址的電路也可以由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲(chǔ)裝置構(gòu)成。
作為選擇事項(xiàng)，也可以還具有地址翻轉(zhuǎn)電路，該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合，將從前述數(shù)據(jù)存儲(chǔ)裝置輸出的第2地址翻轉(zhuǎn)，供給前述更新地址切換電路。
作為選擇事項(xiàng)，前述測(cè)試電路可以內(nèi)設(shè)于前述半導(dǎo)體存儲(chǔ)裝置內(nèi)，也可以與前述半導(dǎo)體存儲(chǔ)裝置分離，并搭載在同一芯片上。只要測(cè)試電路與半導(dǎo)體存儲(chǔ)裝置電耦合，可以在測(cè)試電路和半導(dǎo)體存儲(chǔ)裝置之間得到信號(hào)和地址，無論哪種構(gòu)成都沒有問題。
圖2是表示根據(jù)該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置(虛擬SRAM)的電路構(gòu)成的框圖。圖3是來自圖2所示的半導(dǎo)體存儲(chǔ)裝置的各電路的輸出信號(hào)的時(shí)序流程圖。下面參照?qǐng)D2說明半導(dǎo)體存儲(chǔ)裝置(虛擬SRAM)的電路構(gòu)成，參照?qǐng)D3說明來自各電路的輸出信號(hào)。從外部將讀出/寫入地址Add施加于地址端子21。從外部向端子22施加第一測(cè)試信號(hào)TE1。從外部向端子23施加第二測(cè)試信號(hào)TE2。在此，僅端子22為測(cè)試專用端子，端子21是在正常動(dòng)作時(shí)施加讀出/寫入地址數(shù)據(jù)Add的端子。另外，端子23是在正常動(dòng)作時(shí)施加輸出使能信號(hào)OE的端子，兼用于測(cè)試信號(hào)用的端子。
地址數(shù)據(jù)電路(ATD電路)25與端子21相連接，得到從外部施加于端子21的讀出/寫入地址Add的輸入，檢測(cè)出包含于該地址數(shù)據(jù)Add的行地址數(shù)據(jù)AddR(參照?qǐng)D3)的變化。即使行地址數(shù)據(jù)AddR的全部比特內(nèi)的至少1個(gè)比特發(fā)生變化，地址數(shù)據(jù)電路(ATD電路)25也檢測(cè)出該變化，并輸出脈沖信號(hào)ATD。
行控制電路26與地址數(shù)據(jù)電路(ATD電路)25的輸出端相連接，根據(jù)從地址數(shù)據(jù)電路(ATD電路)25輸出的脈沖信號(hào)ATD，作成并輸出行使能信號(hào)RE、讀出使能信號(hào)SE及列控制信號(hào)CC。在此，行使能信號(hào)RE如圖3所示，是在脈沖信號(hào)ATD的脈沖上升時(shí)點(diǎn)以及脈沖下降時(shí)點(diǎn)分別脈沖上升，從這些時(shí)點(diǎn)經(jīng)一定時(shí)間后形成下降的脈沖信號(hào)。另外，讀出使能信號(hào)SE是使行使能信號(hào)RE延遲一定時(shí)間后的信號(hào)。另外，雖然在圖中未表示，列控制信號(hào)CC是行使能信號(hào)RE連續(xù)的2個(gè)脈沖信號(hào)中的后一個(gè)脈沖信號(hào)、即把根據(jù)信號(hào)ATD的脈沖下降的脈沖信號(hào)延遲一定時(shí)間后的信號(hào)。而且，該行控制電路26在第二測(cè)試信號(hào)TE2為“0”、即低電平時(shí)不進(jìn)行上述行使能信號(hào)RE的輸出。
列控制電路27與行控制電路26相連接，得到從行控制電路26輸出的列控制信號(hào)CC，再延遲該列控制信號(hào)CC，作為列使能信號(hào)CE輸出。
存儲(chǔ)單元陣列30具有與DRAM的存儲(chǔ)單元陣列相同的構(gòu)成。與存儲(chǔ)單元陣列30的字線相連接的行解碼器31也與行控制電路26相連接，在從該行控制電路26輸出的行使能信號(hào)RE為“1”時(shí)，使對(duì)應(yīng)于從多路復(fù)用器(MUX)32輸出的行地址數(shù)據(jù)RA1的存儲(chǔ)單元陣列30的字線有選擇地激活。
與存儲(chǔ)單元陣列30的各比特線相連接的讀出放大器33也與行控制電路26相連接，在從該行控制電路26輸出的讀出使能信號(hào)SE為“1”時(shí)，使存儲(chǔ)單元陣列30的各比特線激活。
列解碼器35與前述端子21及列控制電路27相連接，在從列控制電路27輸出的列使能信號(hào)CE為“1”時(shí)，對(duì)包含于施加在端子21的地址數(shù)據(jù)Add中的列地址數(shù)據(jù)AddC進(jìn)行解碼，對(duì)應(yīng)該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。
更新控制電路40是用于進(jìn)行存儲(chǔ)單元陣列30的自更新的電路。該更新控制電路40連接于地址數(shù)據(jù)電路(ATD電路)25的輸出端，得到脈沖信號(hào)ATD，在其脈沖下降時(shí)輸出脈沖信號(hào)及復(fù)位信號(hào)。更新控制電路40還連接于定時(shí)器42及更新地址產(chǎn)生電路41，在脈沖信號(hào)ATD脈沖下降時(shí)，更新控制電路40所輸出的脈沖信號(hào)輸入到更新地址產(chǎn)生電路41，同時(shí)復(fù)位信號(hào)輸入到定時(shí)器42。更新地址產(chǎn)生電路41得到該脈沖信號(hào)，使更新地址RFAD增1。
另外，上述更新控制電路40根據(jù)來自定時(shí)器40的計(jì)時(shí)信號(hào)檢測(cè)出來自地址數(shù)據(jù)電路(ATD電路)25的脈沖信號(hào)ATD的輸出未經(jīng)過一定時(shí)間，輸出自更新信號(hào)RF。更新控制電路40的輸出端連接于行控制電路26，所輸出的自更新信號(hào)RF被輸入到行控制電路26。
再者，用于進(jìn)行出廠前的完成品檢測(cè)的測(cè)試電路50得到分別施加于端子22、23的第一及第二測(cè)試信號(hào)的輸入，將輸出信號(hào)T3及更新地址RA輸出。更新控制電路40連接于該測(cè)試電路50，得到輸出信號(hào)T3的輸入，輸出信號(hào)M及自更新信號(hào)RF。由此，進(jìn)行存儲(chǔ)單元陣列30的自更新。
測(cè)試電路50由數(shù)據(jù)存儲(chǔ)電路5 1、翻轉(zhuǎn)電路52、測(cè)試入口電路53、多路復(fù)用器54構(gòu)成。數(shù)據(jù)存儲(chǔ)電路51在從測(cè)試入口電路53輸出的信號(hào)T1上升時(shí)，取入并輸出包含于施加在端子21的地址數(shù)據(jù)Add中的行地址數(shù)據(jù)AddR。所輸出的行地址數(shù)據(jù)AddR被輸入到翻轉(zhuǎn)電路52，翻轉(zhuǎn)電路52翻轉(zhuǎn)數(shù)據(jù)存儲(chǔ)電路51輸出的各比特，作為測(cè)試地址TA輸出。測(cè)試入口電路53連接于端子22及23，根據(jù)分別施加于這些端子的第一及第二測(cè)試信號(hào)TE1、TE2，輸出信號(hào)T1～T3。多路復(fù)用器54根據(jù)來自測(cè)試入口電路53的信號(hào)T2，選擇來自翻轉(zhuǎn)電路52的測(cè)試地址TA或者來自更新地址產(chǎn)生電路41的更新地址RFAD中的任意一個(gè)，輸出信號(hào)RA。該信號(hào)RA輸入到前述的多路復(fù)用器32中。
下面，分別說明上述半導(dǎo)體存儲(chǔ)裝置的測(cè)試模式動(dòng)作以及正常動(dòng)作。
首先參照?qǐng)D3說明正常動(dòng)作。在這種情況下，測(cè)試信號(hào)TE1設(shè)定為“0”，由此，從測(cè)試入口電路53輸出的信號(hào)T1～T3都為“0”。即，在正常動(dòng)作時(shí)，測(cè)試電路50不動(dòng)作，所以與未內(nèi)設(shè)測(cè)試電路的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作實(shí)質(zhì)上相同。
在這種狀態(tài)下，將數(shù)據(jù)“A1”作為行地址數(shù)據(jù)AddR施加于端子21后，ATD電路25檢測(cè)出施加了數(shù)據(jù)“A1”，脈沖信號(hào)ATD(“1”)被輸入到行控制電路26及多路復(fù)用器32。多路復(fù)用器32得到脈沖信號(hào)ATD(“1”)，把來自多路復(fù)用器54的數(shù)據(jù)RA作為行地址數(shù)據(jù)RA1輸出。該行地址數(shù)據(jù)RA1設(shè)輸入到行解碼器31。
在此，因?yàn)樾盘?hào)T2為“0”，所以多路復(fù)用器54輸出更新地址RFAD，該更新地址RFAD通過多路復(fù)用器32施加于行解碼器31。該更新地址RFAD為“R1”。
另一方面，行控制電路26得到脈沖信號(hào)ATD，輸出行使能信號(hào)RE，該行使能信號(hào)RE輸入到行解碼器31，行解碼器31得到該行使能信號(hào)RE，使上述行地址數(shù)據(jù)“R1”所指定的字線激活。
行控制電路26輸出讀出使能信號(hào)SE后，該信號(hào)SE被供給讀出放大器33，由此，使讀出放大器33激活。讀出放大器33激活后，與上述行地址數(shù)據(jù)“R1”所指定的字線相連接的存儲(chǔ)單元被更新。
脈沖信號(hào)ATD下降后，從更新控制電路40向更新地址產(chǎn)生電路41供給脈沖信號(hào)。由此，更新地址RFAD被增量，成為“R1+1”。同時(shí)定時(shí)器42被復(fù)位。另外，脈沖信號(hào)ATD下降后，則多路變換器32將數(shù)據(jù)AddR(在該時(shí)點(diǎn)為“A1”)作為行地址數(shù)據(jù)RA1供給行解碼器31。另外，脈沖信號(hào)ATD下降后，行控制電路26再次將行使能信號(hào)RE供給行解碼器31。
行解碼器31得到該行使能信號(hào)RE，從多路復(fù)用器32輸出的行地址數(shù)據(jù)“A1”所指定的存儲(chǔ)單元陣列的字線被激活。接著，行控制電路26輸出讀出使能信號(hào)SE后，該信號(hào)SE供給于讀出放大器33，由此，與讀出放大器33的地址數(shù)據(jù)“A1”對(duì)應(yīng)的字線被激活。
列控制電路27將列使能信號(hào)CE輸出到列解碼器35，列解碼器35得到該列使能信號(hào)CE，對(duì)列地址數(shù)據(jù)AddC進(jìn)行解碼，對(duì)應(yīng)于該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。由此，進(jìn)行讀出動(dòng)作時(shí)，存儲(chǔ)單元陣列30中存儲(chǔ)的數(shù)據(jù)通過讀出放大器33、I/O緩沖器36被發(fā)送至數(shù)據(jù)端子37，另外，進(jìn)行寫入動(dòng)作時(shí)，數(shù)據(jù)端子37的數(shù)據(jù)被寫入到存儲(chǔ)單元陣列30。
如此，圖2的半導(dǎo)體存儲(chǔ)裝置，讀出/寫入地址數(shù)據(jù)Add被施加到地址端子21后，首先，根據(jù)更新地址RFAD，進(jìn)行與指定字線相連接的存儲(chǔ)單元的更新，然后，進(jìn)行根據(jù)地址數(shù)據(jù)Add的存儲(chǔ)單元陣列30的讀出/寫入。
在預(yù)先確定的一定時(shí)間內(nèi)未進(jìn)行存儲(chǔ)單元陣列30的讀出/寫入時(shí)，從定時(shí)器42向更新控制電路40供給脈沖信號(hào)。更新控制電路40得到該脈沖信號(hào)，進(jìn)行自更新。即，向行控制電路26供給更新信號(hào)RF的同時(shí)，作為信號(hào)M向多路復(fù)用器32供給“1”。多路復(fù)用器32得到該信號(hào)M，把更新地址RFAD(設(shè)為數(shù)據(jù)“R1+1”)作為行地址數(shù)據(jù)RA1供給行解碼器31。
另一方面，向行控制電路26供給更新信號(hào)RF后，行控制電路26向行解碼器31供給行使能信號(hào)RE，向讀出放大器33供給讀出使能信號(hào)SE。由此，與上述情況相同，連接著對(duì)應(yīng)于行地址數(shù)據(jù)“R1+1”的字線的存儲(chǔ)單元被更新。
以上是圖2所示半導(dǎo)體存儲(chǔ)裝置的正常動(dòng)作。
下面，參照?qǐng)D4說明使用測(cè)試電路50的出廠前的測(cè)試動(dòng)作。圖4是用于說明測(cè)試時(shí)的動(dòng)作的時(shí)序流程圖。
作為在出廠前測(cè)試的測(cè)試碼模式，考慮有各種各樣的模式，作為其中1例，要求讀出或者寫入的“地址B”為“X1”，“更新地址A”以“X1”的翻轉(zhuǎn)地址“/X1”進(jìn)行。以下的說明，是以這種將讀出或?qū)懭氲摹暗刂稡”設(shè)為“X1”，“更新地址A”設(shè)為翻轉(zhuǎn)地址“/X1”的情況為例進(jìn)行說明。
在出廠前的測(cè)試中，首先，在時(shí)刻t1測(cè)試信號(hào)TE1上升到“1”。由此，測(cè)試入口電路53成為測(cè)試模式，之后，施加于端子23的信號(hào)作為第二測(cè)試信號(hào)TE2進(jìn)行識(shí)別。接著，向端子21施加地址數(shù)據(jù)“X1”。而在時(shí)刻t2，向端子23施加的第二測(cè)試信號(hào)TE2下降至“0”。
第二測(cè)試信號(hào)TE2下降至“0”時(shí)，測(cè)試入口電路53檢測(cè)出該情況，信號(hào)T1上升至“1”。信號(hào)T1上升至“1”后，得到該脈沖上升，數(shù)據(jù)存儲(chǔ)電路51取得施加于地址端子21的地址數(shù)據(jù)AddR，即地址數(shù)據(jù)“X1”，向翻轉(zhuǎn)電路52供給該地址數(shù)據(jù)“X1”。翻轉(zhuǎn)電路52翻轉(zhuǎn)該地址數(shù)據(jù)“X1”，作為數(shù)據(jù)“/X1”輸出。該翻轉(zhuǎn)地址數(shù)據(jù)“/X1”作為測(cè)試地址數(shù)據(jù)TA被供給多路復(fù)用器54。
在上述實(shí)施例中，如前所述，向數(shù)據(jù)存儲(chǔ)電路51與多路復(fù)用器54之間插入翻轉(zhuǎn)器52。從而，不用變更施加于地址端子21的地址數(shù)據(jù)“X1”，以翻轉(zhuǎn)地址“/X1”進(jìn)行更新，而能夠以地址數(shù)據(jù)“X1”進(jìn)行讀出或?qū)懭?。即，在進(jìn)行讀出或?qū)懭雱?dòng)作時(shí)，多路復(fù)用器32選擇通過地址端子21輸入的地址數(shù)據(jù)“X1”，以地址數(shù)據(jù)“X1”進(jìn)行讀出或?qū)懭雱?dòng)作，另一方面，在進(jìn)行更新動(dòng)作時(shí)，多路復(fù)用器32選擇用翻轉(zhuǎn)器52將通過地址端子21輸入的地址數(shù)據(jù)“X1”翻轉(zhuǎn)后的翻轉(zhuǎn)地址“/X1”，因此以翻轉(zhuǎn)地址“/X1”進(jìn)行更新動(dòng)作。
由此，由外部測(cè)試器供給的1個(gè)地址數(shù)據(jù)“X1”可以共同用于讀出或?qū)懭雱?dòng)作及更新動(dòng)作，所以可以容易的進(jìn)行測(cè)試碼模式的制作，同時(shí)可以簡(jiǎn)化測(cè)試程序。
在不設(shè)置翻轉(zhuǎn)器52的情況下，需要將翻轉(zhuǎn)地址數(shù)據(jù)“/X1”作為更新數(shù)據(jù)施加于地址端子21。從而在每次變更讀出或者寫入地址時(shí)，需要相應(yīng)地將翻轉(zhuǎn)地址作為更新地址施加于地址端子21。其結(jié)果是，測(cè)試程序有變復(fù)雜的傾向。而這種情況隨著存儲(chǔ)單元陣列的規(guī)模越大就變得越顯著。
所以，優(yōu)選設(shè)置翻轉(zhuǎn)器52，把施加到地址端子21的1個(gè)地址數(shù)據(jù)共同用于讀出或?qū)懭雱?dòng)作及更新動(dòng)作的方式，但翻轉(zhuǎn)器52只是電路設(shè)計(jì)上的選擇事項(xiàng)，并不是上述測(cè)試電路中所必須的。例如，根據(jù)測(cè)試碼模式，有時(shí)并不需要使讀出或?qū)懭氲牡刂稡為“X1”，以及使更新地址A為“X1”的翻轉(zhuǎn)地址“/X1”。在這種情況下，并不需要設(shè)置翻轉(zhuǎn)器52。
在時(shí)刻t3，作為地址數(shù)據(jù)AddR，向施加地址端子21作為讀出/寫入地址“B”的地址數(shù)據(jù)“X1”。將地址數(shù)據(jù)“X1”施加于地址端子21后，如前所述，從ATD電路25輸出脈沖信號(hào)ATD，該輸出的脈沖信號(hào)ATD被輸入到行控制電路26。但是，因?yàn)榇藭r(shí)測(cè)試信號(hào)TE2為“0”，所以不從行控制電路26輸出行使能信號(hào)RE及讀出放大使能信號(hào)SE。
在從將地址數(shù)據(jù)“X1”施加于端子21的時(shí)刻t3經(jīng)過一定時(shí)間(僅比脈沖信號(hào)ATD的脈沖寬度略長(zhǎng)的時(shí)間)的時(shí)刻t4，第二測(cè)試信號(hào)TE2上升為“1”。測(cè)試信號(hào)TE2上升為“1”后，被測(cè)試入口電路53檢測(cè)出，信號(hào)T2及信號(hào)T3上升為“1”。信號(hào)T2上升為“1”后，多路復(fù)用器54將測(cè)試地址數(shù)據(jù)TA作為地址數(shù)據(jù)RA輸出。
另外，在該時(shí)刻t4，信號(hào)T3上升后，被更新控制電路40檢測(cè)出，并將自更新信號(hào)RF供給行控制電路26，同時(shí)將信號(hào)M供給多路復(fù)用器32。信號(hào)M輸入到多路復(fù)用器32后，多路復(fù)用器32將地址數(shù)據(jù)AddR(此時(shí)為數(shù)據(jù)“X1”)供給行解碼器31。另外，信號(hào)RF輸入到行控制電路26時(shí)，因?yàn)榈诙y(cè)試信號(hào)TE2已經(jīng)上升為“1”，所以從行控制電路26輸出行使能信號(hào)RE，該行使能信號(hào)RE被輸入到行解碼器31。由此，由地址數(shù)據(jù)“X1”指定的字線被激活。接著，從行控制電路26輸出讀出放大使能信號(hào)SE后，讀出放大器33被激活，進(jìn)行由地址數(shù)據(jù)“X1”指定的字線的讀出/寫入。
在時(shí)刻t5，將地址數(shù)據(jù)“C”施加于地址端子21。地址數(shù)據(jù)“C”施加于地址端子21后，被ATD電路25檢測(cè)出，將脈沖信號(hào)ATD(“1”)供給多路復(fù)用器32及行控制電路26。由此，多路復(fù)用器32選擇多路復(fù)用器54的輸出，即選擇測(cè)試地址TA(此時(shí)是作為更新地址A的地址數(shù)據(jù)“/X”)，供給行解碼器31。另外，將脈沖信號(hào)ATD供給行控制電路26后，此時(shí)第二測(cè)試信號(hào)TE2為”1”，所以從行控制電路26輸出行使能信號(hào)RE，該輸出的行使能信號(hào)RE輸入到行解碼器31。由此，由地址數(shù)據(jù)“/X1”指定的字線被激活。接著，從行控制電路26輸出讀出放大使能信號(hào)SE后，讀出放大器33被激活，與地址數(shù)據(jù)“/X1”指定的字線相連接的存儲(chǔ)單元被更新。
在時(shí)刻t6，脈沖信號(hào)ATD下降到“0”后，多路復(fù)用器32將地址數(shù)據(jù)AddR(此時(shí)為數(shù)據(jù)“C”)供給行解碼器31。另外，脈沖信號(hào)ATD下降到“0”后，從行控制電路26輸出行使能信號(hào)RE，該輸出的行使能信號(hào)RE輸入到行解碼器31。由此，由地址數(shù)據(jù)“C”指定的字線被激活。接著，從行控制電路26輸出讀出放大使能信號(hào)SE后，讀出放大器33被激活，進(jìn)行地址數(shù)據(jù)“C”的字線的讀出/寫入。
如此，圖2所示的測(cè)試電路50可以將測(cè)試用更新地址(上述地址數(shù)據(jù)“A”)預(yù)先設(shè)定在數(shù)據(jù)存儲(chǔ)電路51內(nèi)。預(yù)先設(shè)定在數(shù)據(jù)存儲(chǔ)電路51內(nèi)的更新地址“A”可以預(yù)先識(shí)別，所以通過從外部輸入與該更新地址接近的測(cè)試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”)，在任意條件下都可以有意識(shí)地可靠進(jìn)行，例如最苛刻條件下的試驗(yàn)。
即，根據(jù)更新地址“A”指定字線進(jìn)行存儲(chǔ)單元的更新動(dòng)作，接著，根據(jù)測(cè)試用讀出/寫入地址，指定鄰接于上述字線的字線，進(jìn)行測(cè)試用讀出/寫入動(dòng)作，從而把比特線設(shè)為共同的，并假定相鄰的2根字線連續(xù)被激活，有意識(shí)地進(jìn)行試驗(yàn)，由此可以確認(rèn)在任意條件下，例如在最苛刻條件下，因預(yù)充電不足、或者磁場(chǎng)絕緣膜下的微量漏電流的影響，存儲(chǔ)動(dòng)作是否產(chǎn)生錯(cuò)誤動(dòng)作。
下面，參照?qǐng)D5所示的流程圖，說明使用上述測(cè)試電路50的出廠前測(cè)試。
首先，若芯片本身具有品質(zhì)問題，或者是有保持特性差的存儲(chǔ)單元，則實(shí)施更新動(dòng)作的測(cè)試就沒有意義，所以事先進(jìn)行保持試驗(yàn)(步驟S1)。保持試驗(yàn)本身與用通用的DRAM實(shí)施的試驗(yàn)相同，按照已知的測(cè)試順序進(jìn)行即可。
即，向存儲(chǔ)單元陣列30的存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入，在禁止更新的狀態(tài)持續(xù)了規(guī)定的時(shí)間后，在從該存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出時(shí)，調(diào)整該規(guī)定時(shí)間(即更新周期)以使讀出的數(shù)據(jù)與寫入的數(shù)據(jù)一致，由此，確定該存儲(chǔ)單元的保持時(shí)間。對(duì)所有的存儲(chǔ)單元進(jìn)行該試驗(yàn)，從而確定適應(yīng)于保持時(shí)間最短的存儲(chǔ)單元的更新周期的值。另外，更新動(dòng)作的禁止，是通過從外部向更新控制電路40輸入控制信號(hào)而進(jìn)行的。
然后，為在測(cè)試后判斷存儲(chǔ)單元的更新動(dòng)作及讀出/寫入動(dòng)作是否正確進(jìn)行，預(yù)先將測(cè)試碼模式寫入存儲(chǔ)單元陣列30(步驟S2)。在此，因?yàn)橐则?yàn)證更新動(dòng)作及讀出/寫入動(dòng)作的正常性為目的，所以所有比特都使用“1”的測(cè)試碼模式。
此后，設(shè)定任意的保持時(shí)間(步驟S3)，通過使第一測(cè)試信號(hào)TE1上升為“1”，把設(shè)定電路為測(cè)試模式(步驟S4)。
之后，將更新地址數(shù)據(jù)(設(shè)為“A”)施加于地址端子21，使測(cè)試信號(hào)TE2下降為“0”。由此，地址數(shù)據(jù)“A”被寫入到數(shù)據(jù)存儲(chǔ)電路51(步驟S5)。
指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設(shè)為“B”)被施加于地址端子21(步驟S6)。
經(jīng)過一定時(shí)間后，與上述相同，指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設(shè)為“C”)被施加于地址端子21(步驟S7)。
根據(jù)以上過程，順序進(jìn)行圖4所示的向地址B的正常存取，在地址“A”的更新動(dòng)作，向地址C的正常存取。
然后，讀出與上述地址“A”、“B”、“C”指定的各字線相連接的存儲(chǔ)單元的數(shù)據(jù)，進(jìn)行數(shù)據(jù)檢查(步驟S8)。在檢查結(jié)果是“未通過”的情況下(步驟S9)，測(cè)試結(jié)束并將芯片廢棄(步驟S10)。檢查結(jié)果是“通過”的情況下(步驟S9)，判斷所有測(cè)試是否都完成(步驟S11)，該判斷結(jié)果是“否”的情況下返回步驟S5。
以后，反復(fù)進(jìn)行步驟S5～S8，直到所有測(cè)試是否都完成的判斷結(jié)果是“是”為止，由此，使讀出放大器共同的所有行地址的組合被測(cè)試。作為測(cè)試這種所有使行地址的組合的方法，例如將某個(gè)字線作為更新字線固定，在該更新的前后順序改變正常存取的字線進(jìn)行測(cè)試。例如將某個(gè)字線作為更新字線固定，在該更新的前后，將正常存取的字線從最上面的字線到最下面的字線順序改變進(jìn)行測(cè)試。
該測(cè)試動(dòng)作是將其它字線作為新的更新字線固定，反復(fù)前述動(dòng)作。反復(fù)進(jìn)行以上的測(cè)試動(dòng)作，直到所有字線作為更新字線被選擇為止，從而測(cè)試所有的模式碼。
存儲(chǔ)單元陣列30被分割成多個(gè)塊，在每個(gè)塊中都設(shè)置有讀出放大器的情況下，只要在各塊內(nèi)測(cè)試所有行地址的組合即可。
另外，實(shí)際上，針對(duì)所有模式碼，進(jìn)行測(cè)試需要花費(fèi)非常多的時(shí)間，所以也可以使具有規(guī)則性地進(jìn)行測(cè)試。即，首先調(diào)查所有模式碼，若出現(xiàn)某種傾向則以省略的形式進(jìn)行測(cè)試。在不限于DRAM的普通存儲(chǔ)器測(cè)試技術(shù)中，因?yàn)橛斜环Q為容易發(fā)現(xiàn)不良品的模式碼，所以只要組合跨步和躍步這種測(cè)試手法進(jìn)行測(cè)試即可。但是，當(dāng)然優(yōu)選測(cè)試所有的模式碼。
另外，上述實(shí)施例是將行地址做各種改變進(jìn)行測(cè)試的，列地址基本沒有關(guān)系。但是正常存取的情況下，比特線和數(shù)據(jù)總線通過列開關(guān)連接在一起，所以根據(jù)比特線的開口方式和預(yù)充電的方式，可能對(duì)存儲(chǔ)單元的數(shù)據(jù)產(chǎn)生影響。所以優(yōu)選也改變列地址進(jìn)行測(cè)試的方式。
在這種情況下，在圖5中，在步驟S5之后，加上設(shè)定任意的列地址數(shù)據(jù)AddC的處理即可。圖6是在行地址的基礎(chǔ)上，也改變列地址進(jìn)行測(cè)試時(shí)的流程圖。
即步驟S1至步驟S5和前述相同。之后，將數(shù)據(jù)“D”作為列地址數(shù)據(jù)AddC施加于地址端子21，通過列解碼器35對(duì)列地址數(shù)據(jù)AddC進(jìn)行解碼，對(duì)應(yīng)該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。即根據(jù)列地址數(shù)據(jù)AddC指定比特線(步驟S12)。
指定使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設(shè)為“B”)被施加于地址端子21(步驟S6)。
經(jīng)過一定時(shí)間后，和上述相同，指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設(shè)為“C”)被施加于地址端子21(步驟S7)。
根據(jù)以上過程，固定根據(jù)列地址數(shù)據(jù)AddC所指定的比特線，順序進(jìn)行向行地址B的正常存取，在行地址“A”進(jìn)行的更新動(dòng)作，向行地址C的正常存取。
改變所指定的比特線，重復(fù)同樣的測(cè)試。即，在更新行地址的基礎(chǔ)上，也改變列地址進(jìn)行測(cè)試，根據(jù)比特線的開口方式和預(yù)充電的方式調(diào)查是否對(duì)存儲(chǔ)單元的數(shù)據(jù)產(chǎn)生影響。
另外，如上述實(shí)施例，因?yàn)榭梢詮男酒獠咳我庠O(shè)定地址，所以提高了自由度，反而言之，因?yàn)樗械刂返闹付ㄊ菑耐獠窟M(jìn)行，所以費(fèi)時(shí)。因此形成了這樣的構(gòu)成，即僅上述正常存取地址B、C是從外部提供，而更新地址A在電路內(nèi)部自動(dòng)進(jìn)行增量。由此，測(cè)試程序的編程時(shí)間減少。在這種情況下，可以利用更新地址產(chǎn)生電路41內(nèi)的地址計(jì)數(shù)器進(jìn)行更新地址的增量。
如此，在測(cè)試電路50的內(nèi)部，即使測(cè)試用的更新地址(上述地址數(shù)據(jù)“A”)是自動(dòng)增量的構(gòu)成時(shí)，因?yàn)槭歉鶕?jù)預(yù)先設(shè)定的規(guī)則被增量，所以可以預(yù)先識(shí)別所增量的更新地址(地址數(shù)據(jù)“A+1”)。由此，接近于該增量的更新地址的測(cè)試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”)可以從外部輸入，根據(jù)上述方法，在任意條件下，都可以有意識(shí)地可靠進(jìn)行試驗(yàn)，例如最苛刻條件下的試驗(yàn)。
即，根據(jù)自動(dòng)增量的更新地址指定比特線，進(jìn)行存儲(chǔ)單元的更新動(dòng)作，接著，根據(jù)測(cè)試用讀出/寫入地址，指定與上述比特線相鄰的字線，進(jìn)行測(cè)試用讀出/寫入動(dòng)作，所以即使不從外部進(jìn)行所有地址的指定，也可以在任意條件下，例如最壞的條件下進(jìn)行測(cè)試。
另外，在上述實(shí)施例中，多路復(fù)用器54得到從更新地址產(chǎn)生電路41輸出的更新地址RFAD和從數(shù)據(jù)存儲(chǔ)電路51輸出的測(cè)試地址TA的輸入，根據(jù)來自測(cè)試入口電路53的控制信號(hào)T2，在正常動(dòng)作模式下，選擇在電路內(nèi)部產(chǎn)生的更新地址RFAD，在測(cè)試模式下選擇外部輸入的測(cè)試地址TA，由此響應(yīng)從正常動(dòng)作模式向測(cè)試模式的變更，停止在電路內(nèi)部產(chǎn)生的更新地址RFAD的供給，從而防止在測(cè)試模式下，根據(jù)在電路內(nèi)部產(chǎn)生的更新地址RFAD進(jìn)行更新動(dòng)作。
圖7表示上述多路復(fù)用器54的電路構(gòu)成的1例。多路復(fù)用器54具有由第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門、由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門、和翻轉(zhuǎn)器INV1。多路復(fù)用器54還具有接受從數(shù)據(jù)存儲(chǔ)電路51輸出的、通過翻轉(zhuǎn)器52輸入的測(cè)試地址TA的測(cè)試地址輸入單元；接受從更新地址產(chǎn)生電路41輸出的更新地址RFAD的輸入的更新地址輸入單元；接受從測(cè)試入口電路53輸出的信號(hào)T2的輸入的控制信號(hào)輸入單元；和電路的輸出單元。
上述由第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門設(shè)置于測(cè)試地址輸入單元和輸出單元之間。另一方面，由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門設(shè)置于更新地址輸入單元與輸出單元之間。
而且，控制信號(hào)輸入單元與第一N型晶體管N1的門、及第二P型晶體管的門、和翻轉(zhuǎn)器INV1的輸入端相連接。翻轉(zhuǎn)器INV1的輸出端與第一P型晶體管P1的門、及第二N型晶體管N2的門相連接。
由此，從測(cè)試入口電路53輸出的信號(hào)T2輸入到第一N型晶體管N1的門、及第二P型晶體管P2的門，信號(hào)T2的翻轉(zhuǎn)信號(hào)輸入到第一P型晶體管P1的門、及第二N型晶體管N2的門。
所以，在正常動(dòng)作模式下，信號(hào)T2為非激活狀態(tài)即低電平“L”，通過使第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門關(guān)閉，由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門打開，使測(cè)試地址TA不被輸出，更新地址RFAD被輸出，根據(jù)在正常動(dòng)作模式下的電路內(nèi)部產(chǎn)生的更新地址RFAD，進(jìn)行存儲(chǔ)單元的更新。
另一方面，在測(cè)試模式下，信號(hào)T2為激活狀態(tài)即高電平“H”，通過使第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門打開，由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門關(guān)閉，使更新地址RFAD不被輸出，測(cè)試地址TA被輸出，根據(jù)在測(cè)試模式下從電路外部輸入的測(cè)試地址TA，存儲(chǔ)單元的更新在前述最苛刻條件下進(jìn)行。
另外，上述多路復(fù)用器54是具有下述功能的電路，即電路的一個(gè)實(shí)例，即根據(jù)伴隨著正常動(dòng)作模式及測(cè)試模式間的變更而產(chǎn)生的控制信號(hào)，選擇測(cè)試地址TA和更新地址RFAD中的任意一方，但并不限定于此。即，通過在測(cè)試模式中的讀出或?qū)懭脒M(jìn)行存取的行地址以及在更新動(dòng)作中進(jìn)行存取的行地址，只要是可以從電路外部進(jìn)行可靠控制的構(gòu)成，就沒有問題。
另外，在上述實(shí)施例中，說明了進(jìn)行更新后，進(jìn)行讀出/寫入的情況，但本發(fā)明也可以適用于進(jìn)行讀出/寫入后進(jìn)行更新的情況。
如前所述，由于可以將測(cè)試用的更新地址(上述地址數(shù)據(jù)“A”)預(yù)先設(shè)定在數(shù)據(jù)存儲(chǔ)電路51內(nèi)，因此可以預(yù)先識(shí)別更新地址“A”，通過從外部輸入接近于該更新地址的測(cè)試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”)，根據(jù)測(cè)試用讀出/寫入地址，指定與更新地址“A”所指定的字線相鄰接的字線，進(jìn)行測(cè)試用讀出/寫入動(dòng)作，然后，根據(jù)更新地址“A”指定字線，進(jìn)行存儲(chǔ)單元的更新動(dòng)作，由此，例如，假定比特線是共同的，且相鄰的2根字線連續(xù)被激活時(shí)，可以有意識(shí)地可靠進(jìn)行最苛刻條件下的試驗(yàn)。
另外，在上述說明中，作為最苛刻條件的1例，設(shè)想比特線是共同的，并且相鄰的2根字線連續(xù)被激活時(shí)，但是并不限定該情況是最苛刻條件。例如，也有比特線是共同的，但2根字線并不鄰接的情況成為最苛刻條件。也有即使比特線不同，也成為最苛刻條件的場(chǎng)合。還有，并不僅在最苛刻條件下，在其它的惡劣條件下也有必要進(jìn)行測(cè)試。因此，如本發(fā)明所述，只要是可以在外部的測(cè)試器一側(cè)控制測(cè)試動(dòng)作時(shí)的更新地址的構(gòu)成，在任何條件下都可以可靠進(jìn)行測(cè)試動(dòng)作。
在上述實(shí)施例中，表示了測(cè)試電路內(nèi)設(shè)于半導(dǎo)體存儲(chǔ)裝置的1個(gè)實(shí)例，但根據(jù)需要，測(cè)試電路也可以與半導(dǎo)體存儲(chǔ)裝置分離，并搭載在同一芯片上。只要可以使測(cè)試電路與半導(dǎo)體存儲(chǔ)裝置電耦合，信號(hào)和地址能夠在測(cè)試電路與半導(dǎo)體存儲(chǔ)裝置之間進(jìn)行接收，任一種構(gòu)成都沒有問題。
另外，本發(fā)明并不僅限于上述實(shí)施例的構(gòu)成，在不脫離本發(fā)明的宗旨的范圍內(nèi)可以進(jìn)行各種的變化。發(fā)明的效果如上所述，根據(jù)本發(fā)明，在測(cè)試時(shí)，使測(cè)試用更新地址存儲(chǔ)在內(nèi)部的數(shù)據(jù)存儲(chǔ)裝置內(nèi)。將與該測(cè)試用更新地址指定的字線鄰接的字線相對(duì)應(yīng)的測(cè)試用地址施加于地址端子，根據(jù)測(cè)試用地址進(jìn)行讀出或者寫入，根據(jù)存儲(chǔ)于數(shù)據(jù)存儲(chǔ)裝置內(nèi)的測(cè)試用更新地址進(jìn)行存儲(chǔ)單元的更新。
或者，先進(jìn)行存儲(chǔ)單元的更新，接著進(jìn)行讀出或者寫入，因此可以針對(duì)任意的地址組合進(jìn)行測(cè)試，由此可以進(jìn)行最苛刻條件下的動(dòng)作檢查。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，該半導(dǎo)體存儲(chǔ)裝置具有需要更新的多個(gè)存儲(chǔ)單元，其特征在于使根據(jù)外部輸入的第1地址進(jìn)行前述存儲(chǔ)單元的讀出或者寫入的讀出/寫入處理，與根據(jù)外部輸入的第2地址進(jìn)行前述存儲(chǔ)單元的更新的更新處理的組合，在測(cè)試動(dòng)作中至少進(jìn)行1次。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述2種處理的組合是在前述更新處理之后，進(jìn)行前述讀出/寫入處理。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述2種處理的組合是在前述讀出/寫入處理之后，進(jìn)行前述更新處理。
4.如權(quán)利要求1～3任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述2種處理的組合在1個(gè)周期內(nèi)進(jìn)行。
5.如權(quán)利要s求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于在前述讀出/寫入處理之后，進(jìn)行前述更新處理，之后再進(jìn)行前述讀出/寫入處理，該過程是在1個(gè)周期內(nèi)進(jìn)行的。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述2種處理是使列地址共同，行地址相互接近。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述2種處理是使列地址共同，行地址相互鄰接。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于還包含下述處理，即響應(yīng)前述半導(dǎo)體存儲(chǔ)裝置從正常動(dòng)作模式到測(cè)試模式的切換，使根據(jù)在前述半導(dǎo)體存儲(chǔ)裝置的內(nèi)部作成的第3地址的前述存儲(chǔ)單元的更新停止。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于根據(jù)外部輸入的模式切換信號(hào)，在從正常動(dòng)作模式切換至測(cè)試模式時(shí)，選擇前述第3地址及測(cè)試地址中的測(cè)試地址，使根據(jù)第3地址的前述存儲(chǔ)單元的更新停止。
10.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于根據(jù)外部輸入的模式切換信號(hào)，前述半導(dǎo)體存儲(chǔ)裝置從正常動(dòng)作模式切換至測(cè)試模式。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于根據(jù)外部輸入的模式切換信號(hào)，在從正常動(dòng)作模式切換至測(cè)試模式時(shí)，選擇前述第3地址及測(cè)試地址中的測(cè)試地址，使根據(jù)第3地址的前述存儲(chǔ)單元的更新停止。
12.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述測(cè)試動(dòng)作是將列地址固定，將行地址順序變更，由此將多個(gè)行地址的組作為更新動(dòng)作的對(duì)象。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述測(cè)試動(dòng)作是將列地址固定，將行地址順序變更，由此將所有行地址的組作為其對(duì)象。
14.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述測(cè)試動(dòng)作是將列地址固定，將行地址順序變更，由此將存儲(chǔ)單元陣列分割成的各多個(gè)塊中的所有行地址的組合作為其對(duì)象。
15.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于在每次變更行地址時(shí)，從外部輸入前述第1地址及前述第2地址雙方。
16.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述第1地址是在每次變更行地址時(shí)從外部輸入的，而前述第2地址是在從外部?jī)H輸入最初地址后，每次依據(jù)預(yù)先確定的一定規(guī)則變更行地址時(shí)，在內(nèi)部自動(dòng)變更。
17.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于前述第2地址在每次變更行地址時(shí)進(jìn)行預(yù)先確定的增量。
18.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在于針對(duì)成為測(cè)試對(duì)象的存儲(chǔ)單元，進(jìn)行預(yù)先保持試驗(yàn)，在寫入規(guī)定的測(cè)試碼模式后，進(jìn)行前述2種處理。
19.一種半導(dǎo)體存儲(chǔ)裝置，具有需要更新的多個(gè)存儲(chǔ)單元；供給第1地址的電路單元；和根據(jù)地址進(jìn)行前述存儲(chǔ)單元的更新的存取地址控制電路，其特征在于，還具有保持外部輸入的第2地址的電路；以及更新地址切換電路，與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合，在正常動(dòng)作模式下將前述第1地址供給前述存取地址控制電路，在測(cè)試模式下將前述第2地址供給前述存取地址控制電路。
20.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于前述更新地址切換電路由選擇電路構(gòu)成與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合，在正常動(dòng)作模式下選擇前述第1地址，在測(cè)試模式下選擇前述第2地址。
21.如權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于前述選擇電路由多路復(fù)用器構(gòu)成，該多路復(fù)用器與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合。
22.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還具有控制電路，該控制電路與前述更新地址切換電路電耦合，將切換正常動(dòng)作模式與測(cè)試模式的控制信號(hào)供給前述更新地址切換電路。
23.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于前述控制電路是由響應(yīng)規(guī)定的外部信號(hào)而切換正常動(dòng)作模式與測(cè)試模式的測(cè)試入口電路構(gòu)成。
24.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于前述保持第2地址的電路是由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲(chǔ)裝置構(gòu)成。
25.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還具有地址翻轉(zhuǎn)電路，該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合，將從前述數(shù)據(jù)存儲(chǔ)裝置輸出的第2地址翻轉(zhuǎn)，供給前述更新地址切換電路。
26.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于前述供給第1地址的電路單元是由與前述更新地址切換電路相連接的更新地址產(chǎn)生電路構(gòu)成。
27.一種測(cè)試電路，用于進(jìn)行半導(dǎo)體存儲(chǔ)裝置的測(cè)試，該半導(dǎo)體存儲(chǔ)裝置具有需要更新的多個(gè)存儲(chǔ)單元；和根據(jù)內(nèi)部信號(hào)供給第1地址的電路單元，其特征在于前述測(cè)試電路具有保持外部輸入的第2地址的電路；以及更新地址切換電路，與供給前述第1地址的電路單元和前述保持第2地址的電路電耦合，在正常動(dòng)作模式下將前述第1地址供給前述存取地址控制電路，在測(cè)試模式下將前述第2地址供給前述存取地址控制電路。
28.如權(quán)利要求27所述的測(cè)試電路，其特征在于前述更新地址切換電路由選擇電路構(gòu)成，與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合，在正常動(dòng)作模式下選擇前述第1地址，在測(cè)試模式下選擇前述第2地址。
29.如權(quán)利要求28所述的測(cè)試電路，其特征在于前述選擇電路由多路復(fù)用器構(gòu)成，該多路復(fù)用器與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合。
30.如權(quán)利要求27所述的測(cè)試電路，其特征在于還具有控制電路，與前述更新地址切換電路電耦合，將切換正常動(dòng)作模式與測(cè)試模式的控制信號(hào)供給前述更新地址切換電路。
31.如權(quán)利要求30所述的測(cè)試電路，其特征在于前述控制電路是由響應(yīng)規(guī)定的外部信號(hào)而切換正常動(dòng)作模式與測(cè)試模式的測(cè)試入口電路構(gòu)成。
32.如權(quán)利要求27所述的測(cè)試電路，其特征在于前述保持第2地址的電路是由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲(chǔ)裝置構(gòu)成。
33.如權(quán)利要求27所述的測(cè)試電路，其特征在于還具有地址翻轉(zhuǎn)電路，該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合，將從前述數(shù)據(jù)存儲(chǔ)裝置輸出的第2地址翻轉(zhuǎn)，供給前述更新地址切換電路。
34.如權(quán)利要求27所述的測(cè)試電路，其特征在于前述測(cè)試電路內(nèi)設(shè)于前述半導(dǎo)體存儲(chǔ)裝置內(nèi)。
35.如權(quán)利要求27所述的測(cè)試電路，其特征在于前述測(cè)試電路與前述半導(dǎo)體存儲(chǔ)裝置分離，并搭載在同一芯片上。
全文摘要
本發(fā)明提供一種能夠在地址組合的最苛刻條件下進(jìn)行動(dòng)作檢查的半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法。在測(cè)試時(shí)，首先，將特定的數(shù)據(jù)寫入存儲(chǔ)單元陣列30。然后，使測(cè)試信號(hào)TE1為“1”，設(shè)定為測(cè)試模式。將測(cè)試用更新地址存儲(chǔ)于數(shù)據(jù)存儲(chǔ)電路51內(nèi)。將第1測(cè)試用地址施加于地址端子21。通過此施加，根據(jù)第1測(cè)試用地址進(jìn)行通常的讀出或者寫入。將第2測(cè)試用地址施加于地址端子21。通過此施加，首先根據(jù)測(cè)試用更新地址進(jìn)行更新，接著，根據(jù)第2測(cè)試用地址進(jìn)行通常的讀出或者寫入。然后進(jìn)行存儲(chǔ)單元陣列30的數(shù)據(jù)檢查，判斷是否有異常。
文檔編號(hào)G11C29/46GK1455932SQ01815037
公開日2003年11月12日 申請(qǐng)日期2001年8月30日 優(yōu)先權(quán)日2000年8月31日
發(fā)明者高橋弘行, 加藤羲之, 稻葉秀雄, 內(nèi)田祥三, 園田正俊 申請(qǐng)人:恩益禧電子股份有限公司