專利名稱：采用磁阻存儲技術(shù)的模擬功能模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及磁阻存儲技術(shù)，更具體地說，本發(fā)明涉及采用磁阻存儲元件、被插入具有其它邏輯模塊的系統(tǒng)或集成電路內(nèi)的模擬功能模塊。
相關(guān)技術(shù)磁阻存儲技術(shù)當(dāng)前正在被開發(fā)以用于諸如磁阻隨機(jī)存取存儲器(MRAM)器件等。當(dāng)前還在研究將MRAM技術(shù)集成到互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)。在已頒布的各種專利中公開了各種MRAM技術(shù)、制造方法以及相關(guān)性能，它們包括標(biāo)題為“Magnetic RandomAccess Memory and Fabricating Method Thereof”的第5,940,319號美國專利、標(biāo)題為“Memory Cell Structure in a Magnetic RandomAccess Memory and a Method For Fabricating Thereof”的第5,732,016號美國專利，以及標(biāo)題為“Method For DetectingInformation Stored in a MARM Cell Having Two Magnetic Layers inDifferent Thicknesses”的第5,703,805號美國專利，在此引用這些專利的全部內(nèi)容供參考。
通常，磁存儲元件的結(jié)構(gòu)中包括被非磁性層隔離開的鐵磁層。信息是作為磁性層內(nèi)的磁化矢量的方向存儲的。例如，一個磁性層內(nèi)的磁矢量被磁固定或被磁定向，而其它磁性層的磁化方向可以在同向和反向之間自由轉(zhuǎn)換，作為分別被稱為“平行”和“逆平行”狀態(tài)的信息。根據(jù)平行和逆平行狀態(tài)，磁存儲元件表示兩個不同電阻。在兩個磁性層的磁化矢量分別大致指著同向和反向時，電阻顯示最小值和最大值。因此，檢測電阻的變化使得MRAM器件能夠提供存儲在磁存儲元件內(nèi)的信息。
MRAM技術(shù)非常通用，而且成本效益好，試圖利用它代替包括閃速存儲器、動態(tài)RAM(DRAM)、靜態(tài)RAM(SRAM)等的其它存儲器類型。存儲器件通常只是整個系統(tǒng)的一部分，整個系統(tǒng)還可以包括處理器件、控制器以及各種其它模擬功能模塊和器件。挑戰(zhàn)是以最有效而且成本效益最佳方式引入MRAM技術(shù)。


利用例子示出本發(fā)明，而且本發(fā)明并不局限于附圖，附圖中，類似的參考編號表示類似的元件，附圖包括圖1是采用磁阻存儲技術(shù)、包括被配置為一個或多個模擬功能模塊的磁阻存儲元件(MRME)而且還包括利用磁阻存儲技術(shù)或其它制造技術(shù)實(shí)現(xiàn)的一個或多個邏輯模塊的系統(tǒng)的方框圖。
圖2是采用磁阻存儲技術(shù)、進(jìn)一步包含一個或者多個MRAM存儲模塊以及一個或者多個MRME模擬功能模塊的集成電路的方框圖。
圖3A是一個多態(tài)MRME的典型結(jié)構(gòu)的簡化側(cè)剖視圖。
圖3B是圖3A所示MRME的符號表示。
圖4A是示出圖3A所示MRME的開關(guān)特性的曲線圖。
圖4B是示出圖3A所示MRME的電阻對于沿易磁化軸的相應(yīng)磁場強(qiáng)度的曲線圖。
圖5是利用磁阻存儲技術(shù)實(shí)現(xiàn)的可編程電阻電路的原理圖。
圖6是根據(jù)變換實(shí)施例、采用磁阻存儲技術(shù)實(shí)現(xiàn)的另一個可編程電阻電路的原理圖。
圖7是采用磁阻存儲技術(shù)的可編程電流源的原理圖。
圖8是根據(jù)變換實(shí)施例、采用磁阻存儲技術(shù)實(shí)現(xiàn)的另一個可編程電流源的原理圖。
圖9是采用磁阻存儲技術(shù)的可編程分壓器電路的原理圖。
圖10是示出在一個寫操作過程中對磁阻存儲陣列進(jìn)行編程的編程方法的圖表。
圖11是包括在一個寫操作過程中可以對一個或多個列存儲線上的所有存儲元件進(jìn)行編程的列驅(qū)動電路系統(tǒng)的存儲陣列的部分原理圖。
圖12是采用磁阻存儲技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)的方框圖。
圖13A是可以用作圖12所示DAC的存儲陣列的存儲陣列的部分原理圖。
圖13B是根據(jù)變換實(shí)施例、可以用作圖12所示DAC的存儲陣列的的存儲陣列的原理圖。
圖14是示出用于對其存儲陣列進(jìn)行編程的圖12所示DAC的多步寫操作過程的流程圖。
圖15A和15B是示出根據(jù)圖14所示的流程圖對圖12所示的DAC的存儲陣列進(jìn)行編程的圖表。
圖15C是示出根據(jù)圖14所示的流程圖對圖12所示的DAC的存儲陣列進(jìn)行編程的變換實(shí)施例的圖表。
圖16是示出圖13A所示存儲陣列的輸入和輸出的曲線圖。
圖17是示出利用除了采用圖11所示的存儲陣列的列驅(qū)動電路系統(tǒng)外，與圖13A和13B所示存儲陣列相同的存儲陣列實(shí)現(xiàn)的圖12所示DAC的運(yùn)行過程的流程圖。
圖18是除了為了將DAC存儲陣列用作存儲存儲器而包括附加邏輯或附加電路系統(tǒng)外，與圖12所示DAC相同的DAC/存儲器的方框圖。
圖19是采用磁阻存儲技術(shù)的模數(shù)轉(zhuǎn)換器(ADC)的方框圖。
圖20是示出圖19所示模擬分路器電路系統(tǒng)、存儲陣列以及讀出邏輯的典型實(shí)施例的原理圖。
圖21是示出圖19所示ADC的運(yùn)行過程的流程圖。
圖22是采用磁阻存儲技術(shù)實(shí)現(xiàn)的鎖相環(huán)(PLL)電路的原理圖。
圖23是可以用作圖22所示PLL電路中的任何一個分壓器的典型分壓器的原理圖。
圖24是為了從一個可編程電壓到下一個可編程電壓保持固定電阻以不同模式運(yùn)行的圖23所示分壓器的原理圖。
圖25是根據(jù)變換實(shí)施例、采用磁阻存儲技術(shù)和電流可控振蕩器的PLL電路的方框圖。
熟練技術(shù)人員明白，附圖中的元件是為了簡單、明了示出的，所以未必按比例示出。例如，為了有助于理解本發(fā)明實(shí)施例，將附圖中某些元件的尺寸相對于其它元件放大。
發(fā)明詳述在此，在指信號、狀態(tài)位或者相似設(shè)備分別處于其邏輯真狀態(tài)或邏輯偽狀態(tài)時，使用術(shù)語“確證(assert)”和“求反(negate)”。如果邏輯真狀態(tài)為邏輯電平1，則邏輯偽狀態(tài)為邏輯電平0。而且，如果邏輯真狀態(tài)為邏輯電平0，則邏輯偽狀態(tài)為邏輯電平1。緊跟在數(shù)字后面的字母“b”表示該數(shù)字是以二進(jìn)制形式或以基數(shù)2的形式表示的。
磁阻存儲技術(shù)的基本組成部件是具有可編程電阻特性的多態(tài)磁阻存儲元件(MRME)或存儲單元。具體地說，MRME具有存儲特性，存儲特性在于可以在至少兩個電阻值之間轉(zhuǎn)換并因此可以應(yīng)用于MRAM?？梢哉J(rèn)為，MRME還可以用作在功能模塊內(nèi)實(shí)現(xiàn)的各種模擬功能組件的基本組成部件，以下做進(jìn)一步說明?？梢詫⒍鄠€MRME配置為堆棧陣列以產(chǎn)生可編程電阻元件、可編程電壓源、可編程電流源、模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)、鎖相環(huán)(PLL)電路以及其它各種模擬功能塊，以下做進(jìn)一步說明。這樣，MRME就可以將利用磁阻存儲技術(shù)實(shí)現(xiàn)的任何模擬功能塊組合到采用根據(jù)包括磁阻存儲技術(shù)在內(nèi)的其它任何技術(shù)實(shí)現(xiàn)的其它模塊的系統(tǒng)內(nèi)。這種功能對在集成電路(IC)、芯片、多片模塊、印刷電路板(PCB)等上實(shí)現(xiàn)功能塊、器件或系統(tǒng)的設(shè)計(jì)師提供了重要的通用性。
圖1是以任何要求方式，例如在一個集成電路(IC)或芯片、多片模塊配置、或者諸如系統(tǒng)板、多片板、插入式升級模塊板的PCB級配置、或者諸如計(jì)算機(jī)系統(tǒng)中通常使用的輸入/輸出(I/O)板的任何擴(kuò)充板或外圍板上實(shí)現(xiàn)的系統(tǒng)101的方框圖。所示的系統(tǒng)101包括多個邏輯模塊，例如通過公用處理機(jī)總線109相連的中央處理單元(CPU)103、一個或者多個存儲模塊105、以及控制邏輯107?？刂七壿?07還連接到系統(tǒng)總線111，系統(tǒng)總線111還連接到利用磁阻存儲技術(shù)實(shí)現(xiàn)的、分別用于執(zhí)行相應(yīng)模擬功能的一個或者多個MRME模擬功能模塊113。系統(tǒng)組件103-113連接在一起以執(zhí)行要求的任何功能或處理。盡管僅示出兩個MRME模擬功能塊113，它們分別被標(biāo)注為模塊1和模塊2，但是，顯然，在系統(tǒng)101內(nèi)可以采用不到兩個或者兩個以上的模塊。CPU 103、存儲模塊105或控制邏輯107中的一個或者多個也可以利用磁阻存儲技術(shù)實(shí)現(xiàn)。例如，存儲模塊105可以包括諸如一個或者多個MRAM存儲芯片的磁阻存儲器。
顯然，利用磁阻存儲技術(shù)可以在一個集成電路上實(shí)現(xiàn)系統(tǒng)101，其中CPU 103、存儲模塊105、控制邏輯107以及每個MRME模擬功能模塊均全部采用磁阻存儲技術(shù)實(shí)現(xiàn)。在變換實(shí)施例中，根據(jù)同樣的或者不同的制造方法，可以利用磁阻存儲技術(shù)實(shí)現(xiàn)CPU 103、存儲模塊105以及控制邏輯107之中的任何一個。此外，可以利用磁阻存儲技術(shù)之外的任何其它已知的或者已開發(fā)的制造技術(shù)在同一個集成電路上實(shí)現(xiàn)CPU 103、存儲模塊105以及控制邏輯107中的任何一個或者多個。
在另一個變換實(shí)施例中，系統(tǒng)101包括一個或者多個多片板或多片模塊，其中CPU 103、存儲模塊105、控制邏輯107以及每個MRME模擬功能模塊113均是利用集成在一個襯底上的各單獨(dú)模塊實(shí)現(xiàn)的。此外，還可以利用同一種磁阻存儲技術(shù)或者不同的技術(shù)實(shí)現(xiàn)每個邏輯組件和模塊組件，而且可以利用同樣的或者不同的制造方法實(shí)現(xiàn)它們。不僅如此，還可以在單獨(dú)集成電路或芯片上分別實(shí)現(xiàn)CPU 103、存儲模塊105、控制邏輯107以及每個MRME模擬功能模塊113，或者將它們安裝到上述系統(tǒng)板或擴(kuò)充板等上。
圖2是集成電路201的方框圖，集成電路201還引入了一個或者多個MRAM存儲模塊203以及一個或者多個MRME模擬功能模塊205。模塊203、205互相連接在一起以根據(jù)要求執(zhí)行任何一種功能。將MRAM存儲模塊203分別標(biāo)注為模塊1、2、3等，顯然，可以將多于或者少于3個的任何數(shù)量的MRAM存儲模塊插入集成電路201。此外，將MRME模擬功能模塊205分別標(biāo)注為模塊1、2、3等，顯然，可以將例如多于或者少于3個的任何數(shù)量的模擬功能模塊插入集成電路201。MRAM存儲模塊203和MRME模擬功能模塊205均是在同一個集成電路201上利用磁阻存儲技術(shù)實(shí)現(xiàn)的。顯然，還可以利用與制造MRME模擬功能模塊205相同的或者不同的制造方法，實(shí)現(xiàn)MRAM存儲模塊203。采用相同的制造方法的額外好處是成本效益好，因?yàn)槔猛环N制造方法同時實(shí)現(xiàn)包括存儲模塊203和模擬功能模塊205的整個集成電路201。
圖3A是一個多態(tài)MRME 301的典型結(jié)構(gòu)的簡化側(cè)剖視圖。MRME 301包括被稱為位線(BL)的導(dǎo)線端303，它位于距離磁位單元(magnetic bit element)305預(yù)定距離或預(yù)定范圍內(nèi)。預(yù)定范圍依賴于MRME 301的物理特性和電特性，但是通常代表磁位單元305和位線端303之間的可轉(zhuǎn)換距離使得沿位線端303的電流建立的磁場足以將磁位單元305轉(zhuǎn)換為兩個邏輯狀態(tài)之一或者足以幫助將磁位單元305轉(zhuǎn)換為兩個邏輯狀態(tài)之一。磁位單元305包括成型在磁單元307上的固定或定向鐵磁性層和成型在磁單元309上的可轉(zhuǎn)換鐵磁性層或自由鐵磁性層，利用薄膜非磁性基底311將它們隔離。將磁位單元305固定在非磁性基底313上，進(jìn)一步將非磁性基底313固定在導(dǎo)電墊315上。墊315有效建立導(dǎo)電選擇(SEL)節(jié)點(diǎn)或?qū)щ娺x擇端317。
選擇端317可以進(jìn)一步連接到晶體管319，例如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、P溝道MOS(PMOS)晶體管或N溝道MOS(NMOS)晶體管等，或者任何其它適當(dāng)技術(shù)的晶體管，例如雙極型技術(shù)等的晶體管。晶體管319以地為基準(zhǔn)，而且包括與導(dǎo)電字線(WL)321相連的基極端或柵極端。在磁位單元305的另一個預(yù)定范圍內(nèi)或預(yù)定距離內(nèi)示出導(dǎo)電數(shù)字線(DL)端323，而且導(dǎo)電數(shù)字線端323是與位線端303類似的導(dǎo)線。位線端303和數(shù)字線端323均是用于轉(zhuǎn)換磁位單元305從而進(jìn)行編程或者在兩個不同電阻狀態(tài)之間轉(zhuǎn)換MRME 301的導(dǎo)線。位線端303和數(shù)字線端323是互相大致垂直的導(dǎo)線，它們接收的相應(yīng)電流產(chǎn)生用于轉(zhuǎn)換磁位單元305的磁場。數(shù)字線端323與磁位單元305之間的預(yù)定范圍還代表可轉(zhuǎn)換距離，使得沿?cái)?shù)字線端323的電流產(chǎn)生的磁場足以將磁位單元305轉(zhuǎn)換為兩個電阻狀態(tài)之一，或者足以幫助將磁位單元305轉(zhuǎn)換為兩個電阻狀態(tài)之一。
根據(jù)磁位單元305的特定配置，可以將位線端303或數(shù)字線端323配置為難磁化軸端或易磁化軸端以便轉(zhuǎn)換MRME 301。如圖所示，將磁位單元305的定向磁單元307標(biāo)注為“S”，“S”代表磁單元307的“南”極端。相對于定向磁單元307，自由磁單元309可以在被表示為“N/S”的“北”(逆平行)位置或“南”(平行)位置之間轉(zhuǎn)換。在此配置的MRME 301中，數(shù)字線端323是難磁化軸端，而位線端303是易磁化軸端。在變換配置中，將位線端303配置為難磁化軸端，而將數(shù)字線端323配置為易磁化軸端，其中在正交位置實(shí)現(xiàn)定向磁單元307?？梢愿鶕?jù)其磁性取向，利用從左指向右或者從右指向左的箭頭示出變換配置。因此，自由磁單元309可以在利用既指向左又指向右的雙箭頭表示的、表示兩個單獨(dú)可編程位置的左位置和右位置之間轉(zhuǎn)換。
可以組合使用數(shù)字線端323和位線端303來轉(zhuǎn)換磁位單元305，這意味著在北位置和南位置之間有效轉(zhuǎn)換自由磁單元309，以下做進(jìn)一步說明。在MRAM器件中，沿易磁化軸磁場(field)或者“易磁化軸”通過易磁化軸端施加50％電流電平，而沿難磁化軸磁場或者“難磁化軸”至少將相應(yīng)閾值電流施加到難磁化軸端以轉(zhuǎn)換磁位單元305。50％的電流電平表示產(chǎn)生其本身不足以轉(zhuǎn)換磁位單元305的相應(yīng)磁場的相對電流振幅。然而，在沿難磁化軸施加閾值電流電平時，沿易磁化軸的50％電流電平足以轉(zhuǎn)換磁位單元305。100％的電流電平表示不管沿難磁化軸的電流如何，產(chǎn)生足以獨(dú)立轉(zhuǎn)換磁位單元305的相應(yīng)磁場的相對電流振幅。沿易磁化軸電流的方向?qū)⒕幊屉娮锠顟B(tài)確定為兩個電阻狀態(tài)之一，該狀態(tài)可以表示兩個邏輯狀態(tài)之一?？稍谌我粋€方向施加沿難磁化軸的閾值電流，而且該閾值電流不確定磁位單元305的狀態(tài)。
更具體地說，對于MRME 301，將50％電流電平施加到位線端303，而將閾值電流電平施加到數(shù)字線端323。數(shù)字線端323的電流方向可以在任何一個方向(例如在圖3A所示的結(jié)構(gòu)中，進(jìn)入圖紙的方向，或者從圖紙出來的方向)。確證的通過位線端303的電流方向確定磁位單元305的狀態(tài)。根據(jù)右手定律，在位線端303上從右到左的100％電流，或者在數(shù)字線端323上至少用作閾值電流的50％的電流會使自由磁單元309轉(zhuǎn)換到北磁性取向。從左到右通過位線端303的反向電流將自由磁單元309轉(zhuǎn)換到南磁性取向或相反磁性取向。北磁性取向是可以被定義為諸如邏輯(1)或邏輯(0)的特定邏輯狀態(tài)的一個電阻狀態(tài)，而南磁性取向被定義為相反邏輯狀態(tài)。
磁單元307與磁單元309之間的相對磁性取向確定在位線端303與選擇端317之間檢測的磁位單元305的電阻特性。具體地說，在自由磁單元309和定向磁單元307處于同樣的磁性取向(平行狀態(tài))時，位線端303與選擇端317之間的電阻較低，比較而言，而在將自由磁單元309和定向磁單元307轉(zhuǎn)換為相反磁性取向(逆平行狀態(tài))時，位線端303與選擇端317之間的電阻較高。因此，磁位單元305的S-S磁性取向提供較低電阻，而N-S相對磁性取向顯示較高電阻。這樣，通過測量位線端303與選擇端317之間的有效電阻，就可以確定磁位單元305的狀態(tài)，從而確定MRME 301的狀態(tài)。通過在位線端303與選擇端317之間施加電壓，然后測量通過磁位單元305的產(chǎn)生的電流(電壓)，可以確定MRME 301的狀態(tài)。
在特定MRME配置中，R0表示的低電阻接近10千歐姆(KΩ)，而R1表示的高電阻接近14KΩ。然而，應(yīng)當(dāng)注意，MRME 301是非線性器件，而且其電阻隨施加電壓的不同發(fā)生變化。該說明書中特定電阻值的任何參考值僅是作為例子說明的，而且僅僅是為了說明問題提供的。在特定實(shí)施例和特定配置中，電阻根據(jù)施加的電壓不同發(fā)生變化。此外，本發(fā)明并不局限于任何特定的磁阻存儲元件結(jié)構(gòu)，而且，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員非常理解，可以采用其它電阻值和電阻比值。
圖3B是利用符號331表示MRME 301的符號表示，該符號在某種程度上類似于晶體管符號。圓形符號341內(nèi)的電阻器符號333表示MRME 301的電阻特性。所示的、代表選擇端317的選擇端(SEL)連接到電阻器符號333的一端，而所示的“T”型連接符號337連接到電阻器符號333的另一端。T符號337代表位線端303。所示的、類似于CMOS晶體管的柵極符號的另一個T符號339在圓形符號341內(nèi)而且與電阻器符號333相鄰以表示數(shù)字線端323。
請注意，作為選擇，根據(jù)MRME的電路配置，在符號331內(nèi)省略晶體管319。在諸如MRAM的存儲器配置中，包括晶體管319，而且利用WL 321控制晶體管319以讀取MRME 301的狀態(tài)。在一些模擬功能模塊中采用這種存儲器配置，以下做進(jìn)一步說明。在另一種電路配置中，通過抑制T符號337并顯示連接在電路內(nèi)的電阻器符號333，采用MRME 301的電阻特性，如圖5所示的MRME 501所示。在電阻配置中，MRME 301被配置為數(shù)字線端323作為易磁化軸端和位線端303作為難磁化軸端，使得數(shù)字線端323主要用于轉(zhuǎn)換存儲單元。在電阻配置中，可以將位線端303與選擇端的電連接互換，因?yàn)榭梢圆捎脙蓚€方向中任何一個方向的易磁化軸電流，只要獲得閾值電流電平即可。
圖14是示出MRME 301的轉(zhuǎn)換特性的曲線圖。Y軸或垂直軸表示易磁化軸磁場，而水平軸或X軸表示難磁化軸磁場。如上所述，數(shù)字線端323和位線端303可以分別用作易磁化軸端或難磁化軸端。易磁化軸磁場是用于將MRME 301轉(zhuǎn)換到確定電阻狀態(tài)、磁性狀態(tài)或邏輯狀態(tài)的基本磁場。箭頭401所示的易磁化軸磁場的正方向代表電阻狀態(tài)“a”，而箭頭403所示的負(fù)方向代表不同的電阻狀態(tài)“b”。a狀態(tài)和b狀態(tài)可以表示低邏輯狀態(tài)或高邏輯狀態(tài)，或者邏輯0或邏輯1，而且可以表示為低電阻R0或高電阻R1。例如，狀態(tài)a可以表示邏輯1，而狀態(tài)b可以表示邏輯0，反之亦然?？梢岳肦1電阻表示a狀態(tài)，利用R1電阻表示b狀態(tài)，反之亦然?？梢钥紤]任何一種組合。
如圖4A所示，沿易磁化軸磁場，在正Y方向示出3個a狀態(tài)區(qū)405、407和409，在負(fù)Y方向示出3個b狀態(tài)區(qū)。三角區(qū)405位于正X和正Y象限內(nèi)，而三角區(qū)407位于正Y、負(fù)X象限內(nèi)。同樣，三角區(qū)41 1位于負(fù)Y、正X象限內(nèi)，而三角區(qū)413位于負(fù)Y、負(fù)X象限內(nèi)。矩形區(qū)409和415大致相對于Y軸對稱，而且在正X方向和負(fù)X方向延伸。沿易磁化軸和/或難磁化軸施加的、具有相應(yīng)振幅而且其強(qiáng)度足以進(jìn)入?yún)^(qū)域405-415之中的任何一個的電流使MRME 301轉(zhuǎn)換為該區(qū)域的指定狀態(tài)。每個三角區(qū)405、407、411和413分別包括斜邊閾值線417、419、421和423，它們分別表示進(jìn)入相應(yīng)區(qū)內(nèi)的轉(zhuǎn)換閾值。這樣，對于三角區(qū)405、407、411和413，沿難磁化軸施加的閾值電流電平越大，則使MRME轉(zhuǎn)換到指定狀態(tài)要求的沿易磁化軸的電流電平越小，反之亦然。
沿正Y方向和負(fù)Y方向的易磁化軸示出正50％電平和負(fù)50％電平。50％電平代表根據(jù)50％電流電平沿易磁化軸得到的磁場。區(qū)405和區(qū)407位于正50％電平的兩側(cè)，而且接近位于正50％電平的中心。同樣，區(qū)411和區(qū)413位于負(fù)50％電平的兩側(cè)，而且接近位于負(fù)50％電平的中心。沿正X方向和負(fù)X方向的難磁化軸示出相應(yīng)正50％電平和相應(yīng)負(fù)50％電平的正(+Th)閾值電平和負(fù)(-Th)閾值電平。閾值電平代表根據(jù)與沿易磁化軸的相應(yīng)50％電流電平結(jié)合，剛好能夠?qū)RME 301轉(zhuǎn)換到相應(yīng)狀態(tài)的閾值電流電平，沿難磁化軸得到的磁場。具體地說，正50％電平與正閾值電平在區(qū)405的斜線417上的轉(zhuǎn)換點(diǎn)425相交，正50％電平與負(fù)閾值電平在區(qū)407的斜線419上的轉(zhuǎn)換點(diǎn)427相交，負(fù)50％電平與正閾值電平在區(qū)411的斜線421上的轉(zhuǎn)換點(diǎn)429相交，負(fù)50％電平與負(fù)閾值電平在區(qū)413的斜線423上的轉(zhuǎn)換點(diǎn)430相交。
這樣，沿易磁化軸的至少50％電平的電流和沿難磁化軸的至少閾值電平的電流使MRME 301轉(zhuǎn)換到相應(yīng)狀態(tài)。具體地說，沿易磁化軸的正50％電流電平或者更大電流電平和沿難磁化軸的正閾值電流電平或者更大電流電平使MRME 301轉(zhuǎn)換到狀態(tài)a(區(qū)405)。同樣，沿易磁化軸的正50％電流電平或者更大電流電平和沿難磁化軸的負(fù)閾值電流電平或者更小電流電平使MRME 301轉(zhuǎn)換到狀態(tài)a(區(qū)407)，沿易磁化軸的負(fù)50％電流電平或者更小電流電平和沿難磁化軸的正閾值電流電平或者更大電流電平使MRME 301轉(zhuǎn)換到狀態(tài)b(區(qū)411)，沿易磁化軸的負(fù)50％電流電平或者更小電流電平和沿難磁化軸的負(fù)閾值電流電平或者更小電流電平使MRME 301轉(zhuǎn)換到狀態(tài)b(區(qū)413)。此外，如斜邊閾值線417-423所示，沿難磁化軸的閾值電流電平大，就要求沿易磁化軸的電流小，反之亦然。請注意，在工作實(shí)施例中，結(jié)合50％電流電平使用大于所指閾值電平的電流電平以確保MRME301轉(zhuǎn)換到正確狀態(tài)。
沿正Y方向和負(fù)Y方向的易磁化軸，示出正100％電平和負(fù)100％電平。100％電平表示根據(jù)100％電流電平沿易磁化軸得到的磁場。區(qū)409和區(qū)415分別接近處于正100％電平和負(fù)100％電平，而且區(qū)409和區(qū)415沿難磁化軸在正X方向和負(fù)X方向延伸。原點(diǎn)代表沿易磁化軸和難磁化軸接近0磁場強(qiáng)度。
沿易磁化軸的正100％電流電平使MRME 301轉(zhuǎn)換到狀態(tài)a，或者保持狀態(tài)a，而與沿難磁化軸的電流電平無關(guān)。同樣，沿易磁化軸的負(fù)100％電流電平使MRME 301轉(zhuǎn)換到狀態(tài)b，或者保持狀態(tài)b，而與沿難磁化軸的電流電平無關(guān)。請注意，稍許小于和大于100％電平的電流電平足以將MRME 301轉(zhuǎn)換到要求的狀態(tài)。
顯然，可以單獨(dú)使用易磁化軸磁場轉(zhuǎn)換MRME 301，如區(qū)409和區(qū)415所示。這樣，沿易磁化軸兩個方向上的強(qiáng)磁場使MRME 301轉(zhuǎn)換到確定的狀態(tài)，而與沿難磁化軸的磁場強(qiáng)度無關(guān)。不以同樣方式使用難磁化軸磁場來轉(zhuǎn)換或控制MRME 301的狀態(tài)。即使具有非常強(qiáng)的正難磁化軸磁場或負(fù)難磁化軸磁場，只要易磁化軸磁場保持接近0，則MRME 301的狀態(tài)保持不變，或者是不確定的。弱正易磁化軸磁場可以使MRME 301轉(zhuǎn)換到狀態(tài)a，而弱負(fù)易磁化軸磁場可以使MRME301轉(zhuǎn)換到狀態(tài)b。然而，難磁化軸磁場不單獨(dú)用于轉(zhuǎn)換MRME 301的狀態(tài)，因?yàn)榈玫降臓顟B(tài)不確定。相反，結(jié)合沿易磁化軸的小于100％電流電平，使用難磁化軸磁場進(jìn)行轉(zhuǎn)換。
圖4B是示出MRME 301的電阻對于沿易磁化軸的相應(yīng)磁場強(qiáng)度的曲線圖。X軸代表磁場強(qiáng)度，而Y軸代表MRME電阻。通常，利用字母“F”表示磁場，而利用相應(yīng)代表低的“L”下標(biāo)、代表中等“H”下標(biāo)和代表高的“H”下標(biāo)表示相應(yīng)磁場強(qiáng)度。正“+”和負(fù)“-”指示代表相對磁場方向。MRME電阻在較低電阻R0與較高電阻R1之間轉(zhuǎn)換。
FH所示的正方向上的強(qiáng)磁場使MRME 301轉(zhuǎn)換到點(diǎn)431所示的電阻R0。磁場減弱到0使MRME 301保持在電阻R0，如點(diǎn)433和方向箭頭435所示。-FH所示的負(fù)方向上的強(qiáng)磁場使MRME 301轉(zhuǎn)換到電阻R1，如點(diǎn)437和方向箭頭439所示。磁場減弱到0使MRME 301保持在電阻R1，如點(diǎn)443和方向箭頭445所示。
如果不考慮難磁化軸磁場的強(qiáng)度，F(xiàn)L或-FL所示的、在正方向或負(fù)方向施加的弱磁場不能使MRME 301轉(zhuǎn)換狀態(tài)。沿難磁化軸在正方向或負(fù)方向施加的閾值磁場使MRME 301的轉(zhuǎn)換特性發(fā)生變化，如虛線447和449所示。在施加閾值難磁化軸磁場時，F(xiàn)M所示的正方向中等磁場使MRME 301沿虛線447轉(zhuǎn)換到點(diǎn)451所示的電阻R0。磁場減弱到0使MRME 301保持在電阻R0，如點(diǎn)433和方向箭頭435所示。-FM所示的負(fù)方向中等磁場使MRME 301沿虛線449轉(zhuǎn)換到電阻R1，如點(diǎn)453所示。磁場減弱到0使MRME 301保持在電阻R1，如點(diǎn)443和方向箭頭445所示。
圖5是利用多態(tài)磁阻存儲元件實(shí)現(xiàn)的可編程電阻電路500的原理圖。在被標(biāo)注為A和D的節(jié)點(diǎn)之間，以陣列方式連接5個MRME器件501、503、505、507和509(501-509)。以電阻配置方式連接每個MRME器件501-509以便利用其電阻特性。具體地說，利用位線與選擇端之間的電阻值選擇電阻特性以產(chǎn)生可編程電阻值。每個數(shù)字線端均作為控制輸入用于在相應(yīng)低R0電阻和高R1電阻之間轉(zhuǎn)換相應(yīng)一個MRME 501-509的狀態(tài)以產(chǎn)生全部可編程電阻。因此，對于可編程電阻電路500，將數(shù)字線端配置為易磁化軸端，而將位線端配置為難磁化軸端。在該電阻配置中，選擇端與位線端從連接可以反向，以便將它們視為“可互換的”，但是，應(yīng)當(dāng)理解在位線端仍可以使用閾值電流以轉(zhuǎn)換MRME。這樣，將每個MRME電阻的相應(yīng)各端稱為電阻端，而不稱為位線端或選擇端。
節(jié)點(diǎn)A連接到MRME 509的一個電阻端，MRME 509的另一個電阻端連接到MRME 507的一個電阻端。被稱為節(jié)點(diǎn)B的MRME 507的另一個電阻端連接到MRME 505的一個電阻端，MRME 505的另一個電阻端連接到節(jié)點(diǎn)C。節(jié)點(diǎn)C分別連接到MRME器件501、503的電阻端，MRME器件501和503的另一個電阻端均連接到節(jié)點(diǎn)D。連接MRME 501-509的各數(shù)字線端以從值選擇邏輯511分別接收信號D1、D2、D3和D4，值選擇邏輯511還連接到控制邏輯513，并受控制邏輯513的控制。
值選擇邏輯511確證信號D1-D4以控制MRME 501-509的狀態(tài)。具體地說，D1信號控制MRME 501的狀態(tài)，D2信號控制MRME503的狀態(tài)，D3信號控制MRME 505的狀態(tài)，D4信號控制MRME 507、509的狀態(tài)。在一個實(shí)施例中，值選擇邏輯511獨(dú)立通過D1和D2信號控制MRME器件501、503。作為一種選擇，可以利用一個信號D1代替D1和D2信號，或如虛線521所示，D1和D2信號可以一起被確證以同時控制MRME器件501、503。
在運(yùn)行過程中，控制邏輯513向控制值選擇邏輯511確證數(shù)值控制信號(VAL)，值選擇邏輯511相應(yīng)地在節(jié)點(diǎn)A和D之間控制D1-D4信號以編程電阻值。VAL信號可以是模擬信號，也可以是數(shù)字信號。值選擇邏輯511包括適當(dāng)邏輯和電路系統(tǒng)以解釋VAL信號并利用D1-D4信號相應(yīng)確證適當(dāng)電流以編程MRME 501-509。在一個實(shí)施例中，VAL信號是3位數(shù)字信號，其中值選擇邏輯511還可以包括諸如寄存器等的存儲器件以存儲VAL信號。將D1和D2信號控制為一個信號D1。在變換實(shí)施例中，VAL信號是4位值以控制包括信號D2的D1-D4信號。
應(yīng)當(dāng)理解，以逐次配置方式連接MRME 501-509，更具體地說，以二進(jìn)制逐次配置方式連接MRME 501-509以編程遞增電阻值。具體地說，在節(jié)點(diǎn)C和D之間并聯(lián)MRME 501、503以形成可編程電阻電路500的第一級或第一分段515。在節(jié)點(diǎn)B和C之間連接一個MRME505以形成可編程電阻電路500的第二級或第二分段517。在節(jié)點(diǎn)A和B之間串聯(lián)MRME 507和509以形成可編程電阻電路500的第三級或第三分段519。這樣，值選擇邏輯511利用二進(jìn)制累加值對節(jié)點(diǎn)A與D之間的電阻值的線性級數(shù)(progression)進(jìn)行編程。將MRME 501-509分別編程為電阻為R0或R1的兩個電阻狀態(tài)。在第一分段515，一起編程MRME 501、503以具有電阻R0//R0＝R0/2，或者R1//R1＝R1/2，其中“//”表示電阻器電并聯(lián)在一起。當(dāng)然，通過單獨(dú)控制D1和D2信號，還可以獲得電阻R0//R1。編程分段517以具有電阻R0或R1。編程分段519以具有電阻2R0或2R1。
在一起控制分段515的MRME 501、503時，可以在以(R1-R0)/2為增量在電阻值3.5R0至3.5R1之間編程可編程電阻電路500的節(jié)點(diǎn)A與D之間的總電阻。值選擇邏輯511分別利用3個VAL位中的每一個編程或者控制相應(yīng)分段515-519，其中最低有效位(LSB)控制分段515以在R0/2與R1/2之間進(jìn)行轉(zhuǎn)換，下一位控制分段517以在R0與R1之間進(jìn)行轉(zhuǎn)換，最高有效位(MSB)控制分段519以在2R0與2R1之間進(jìn)行轉(zhuǎn)換。例如，對于R0＝10KΩ和R1＝14KΩ(近似值)，可以以2KΩ為增量在電阻值35KΩ與49KΩ之間編程可編程電阻電路500。作為3位值的VAL可以用于編程可編程電阻電路500的電阻，從而對于VAL＝000b、001b、010b、...、111b(其中后綴字母b代表二進(jìn)制)分別具有電阻值35KΩ、37KΩ、39KΩ、...、49KΩ。
在變換實(shí)施例中，值選擇邏輯511可以分別控制D1和D2信號以獲得分段515的3個不同電阻R0/2、R1/2和R1//R0(或者R0//R1)。然而，請注意，由于兩個信號或者兩位用于在3個狀態(tài)之間進(jìn)行選擇，所以不必獲得二進(jìn)制線性級數(shù)。由于任何兩個MRME的電阻均不相等，所以實(shí)現(xiàn)4個狀態(tài)(R0//R1對R1//R0)，盡管在許多實(shí)際配置中，兩個狀態(tài)基本上等效于產(chǎn)生3個有效狀態(tài)。此外，相對于分段515的其它兩個電阻值的第三電阻值取決于電阻值R1和R0，更具體地說，取決于其比值R1/R0。例如，對于R0＝10KΩ和R1＝14KΩ，3個電阻值是5KΩ、5.83KΩ和7KΩ，其中5.83KΩ接近6KΩ。因此，對于VAL＝00
b、00
b、00[11]b、01
、01
、...、11[11]b，分別具有RAD＝35KΩ、～36KΩ、37KΩ、39KΩ、～40KΩ、...、49KΩ。即使另外的可編程電平產(chǎn)生非線性連續(xù)，但是在特定電路配置中仍最好具有另外的可編程電平。
在任意實(shí)施例或配置中，可以設(shè)置電源(source)以確證跨在節(jié)點(diǎn)A與D之間的，或者通過節(jié)點(diǎn)A和D的源信號，從而獲得要求的輸出結(jié)果，該輸出結(jié)果是MRME 501-509的每一個產(chǎn)生的信號的結(jié)合。具體地說，電壓源可以將電壓施加在節(jié)點(diǎn)A與D之間，從而產(chǎn)生流過可編程電阻電路500的電流?；蛘撸娏髟纯梢酝ㄟ^節(jié)點(diǎn)A和D提供電流，從而在節(jié)點(diǎn)A與D之間產(chǎn)生電壓。源信號的振幅確定比例。可以增加附加級或附加分段以提高電阻值的分辨率和范圍。例如，可以單獨(dú)或者通過組合增加附加并聯(lián)分段RX/3、RX/4、RX/5、RX/8等(其中“X”代表每個MRME的編程狀態(tài)，例如0或1)，從而通過增加可編程狀態(tài)的數(shù)量，或者減少各狀態(tài)之間的電阻變化，實(shí)現(xiàn)更高的電阻分辨率。此外，還可以增加附加串聯(lián)分段，例如3RX、4RX、5RX、8RX、16RX等以提高電阻值總的范圍。此外，還可以考慮，在任何一個或多個附加分段或替換分段中，采用串聯(lián)存儲元件和并聯(lián)存儲元件的組合。本技術(shù)領(lǐng)域內(nèi)的熟練技術(shù)人員明白，所實(shí)現(xiàn)的值選擇邏輯511單獨(dú)控制或者共同控制各MRME，從而對特定輸入值實(shí)現(xiàn)要求電阻值。
圖6是根據(jù)變換實(shí)施例實(shí)現(xiàn)的另一個可編程電阻電路600的原理圖?？删幊屉娮桦娐?00包括5個可編程級或可編程分段608、612、614、618和626。第一分段608包括4個MRME 601、603、605和607，它們的電阻端串聯(lián)在第一端或第一節(jié)點(diǎn)A與雙輸入復(fù)用器(MUX)629的邏輯1輸入端之間。第二分段612包括兩個MRME 609和611，它們的電阻端串聯(lián)在MUX 629的輸出端與另一個雙輸入MUX 631的邏輯1輸入端之間。第三分段614包括一個MRME 613，其電阻端連接在MUX 631的輸出端與另一個雙輸入MUX 633的邏輯1輸入端之間。下一個分段618包括兩個MRME 615、617，它們的電阻端并聯(lián)在MUX633的輸出端與另一個雙輸入MUX 635的邏輯1輸入端之間。第五分段626包括4個MRME 619、621、623和625，它們的電阻端并聯(lián)在MUX 635的輸出端與另一個雙輸入MUX 637的邏輯1輸入端之間。MUX 637的輸出端連接到可編程電阻電路600的輸出端或節(jié)點(diǎn)B。
正如連接在分段608、612、614、618或626內(nèi)那樣，所包括的值選擇邏輯627分別控制或者共同地控制每個MRME器件601-625的狀態(tài)。具體地說，值選擇邏輯627確證信號D1到分段608的MRME601-607的控制輸入端或數(shù)字線端，信號D2到分段612的MRME609、611的控制輸入端或數(shù)字線端，信號D3到分段614的MRME 613的控制輸入端或數(shù)字線端，信號D4到分段618的MRME 615、617的控制輸入端或數(shù)字線端，將信號D5送到分段626的MRME 619-625的控制輸入端或數(shù)字線端。D1-D5信號可以分別包括連接到共用數(shù)字線端的一個信號，或者可以分別包括單獨(dú)控制各MRME的多個信號。例如，D1信號可以是一個連接到MRME 601-607的所有數(shù)字線端的信號，或者作為一種選擇，可以是分別控制MRME 601-607的4個單獨(dú)信號。
節(jié)點(diǎn)A連接到第一MUX 629的邏輯0輸入端，MUX 629的輸出端連接到下一個MUX 631的邏輯0輸入端，MUX 631的輸出端連接到下一個MUX 633的邏輯0輸入端，MUX 633的輸出端連接到下一個MUX 635的邏輯0輸入端，MUX 635的輸出端連接到最后一個MUX 637的邏輯0輸入端。設(shè)置包括旁路存儲器件和復(fù)用邏輯的旁路邏輯以根據(jù)要求旁路分段608-628中的一個或者多個分段。具體地說，設(shè)置五位旁路寄存器639用于控制MUX 629-637。設(shè)置旁路寄存器639的位0用于選擇MUX 637的輸入端(S)，設(shè)置位1用于選擇MUX 635的輸入端，設(shè)置位2用于選擇MUX 633的輸入端，設(shè)置位3用于選擇MUX 631的輸入端，設(shè)置位4用于選擇MUX 629的輸入端。
在運(yùn)行過程中，旁路寄存器639用于旁路可編程分段608、612、614、618和626之中的任何一個值選擇邏輯627用于選擇每個分段的電阻狀態(tài)。例如，旁路寄存器639內(nèi)的所有0有效連接到A節(jié)點(diǎn)和B節(jié)點(diǎn)，從而一起有效旁路所有分段608、612、614、618和626。編程為旁路寄存器639內(nèi)的全部邏輯1使所有分段位于電路內(nèi)的節(jié)點(diǎn)A與節(jié)點(diǎn)B之間。施加在節(jié)點(diǎn)A和B之間的，或者通過節(jié)點(diǎn)A和節(jié)點(diǎn)B施加的電源使得產(chǎn)生輸出信號，該輸出信號是未被旁路的每個分段的每個存儲單元產(chǎn)生的信號的組合。例如，根據(jù)各分段的編程狀態(tài)，在節(jié)點(diǎn)A與B之間施加的電壓電源產(chǎn)生相應(yīng)輸出電流，而通過節(jié)點(diǎn)A和B施加的電源電流在節(jié)點(diǎn)A與B之間產(chǎn)生相應(yīng)輸出電壓。請注意，編程到旁路寄存器639內(nèi)的值01110b旁路分段608和626，而保留分段612、614和618，從而產(chǎn)生與可編程電阻電路500類似的配置。
在簡單配置中，利用全部邏輯1編程旁路寄存器639以選擇所有分段。以上述類似方式編程每個MRME 601-625，從而具有低電阻R0和高電阻R1。如上所述，R0代表邏輯0，R1代表邏輯1，反之亦然。此外，值選擇邏輯627確證的D1-D5信號可以是形成五位編程選擇的一位值。這樣，實(shí)現(xiàn)了在節(jié)點(diǎn)A與B之間以(R1-R0)/4為增量，在7.75R0至7.75R1之間的可變電阻。對于R0＝10KΩ和R1＝14KΩ(近似值)，可編程電阻范圍以1KΩ為增量，在77.5KΩ至108.5KΩ之間。
在變換實(shí)施例中，利用值選擇邏輯627將所有MRME 601-625編程為R0，其中利用旁路寄存器639改變節(jié)點(diǎn)A與B之間的電阻。在這種情況下，可以實(shí)現(xiàn)以R0/4為增量、在1/4R0至7.75R0之間的可編程電阻。對于R0＝10KΩ，提供以2.5KΩ為增量、在2.5KΩ至77.5KΩ之間的可編程電阻。在又一個變換實(shí)施例中，對于以R1/4為增量、在R1/4至7.75R1之間的可變電阻，值選擇邏輯627可以將所有MRME601-625編程為R1電阻。在此后一種配置中，對于R1＝14KΩ，實(shí)現(xiàn)以3.5KΩ為增量、在3.5KΩ至108.5KΩ之間的電阻。
在更通用的實(shí)施例中，組合使用旁路寄存器639和值選擇邏輯627實(shí)現(xiàn)多個不同的在R0/4至7.75R1之間的可編程值(對于為10KΩ和14KΩ的電阻值，可編程值分別在2.5至108.5KΩ之間)。所有可能組合的線性取決于比值R1/R0。具體地說，根據(jù)使用的D1-D5信號和R0與R1的電阻比值，各值的級數(shù)可以是線性的，也可以是非線性的。
通過以上述類似方式控制分段618、626內(nèi)的各MRME，可以產(chǎn)生附加變化。此外，可以增加附加并聯(lián)分段以實(shí)現(xiàn)更高分辨率，例如RX/3、RX/5、RX/6、RX/8、RX/16等?？梢栽黾痈郊哟?lián)分段以提高范圍，例如3RX、5RX、6RX、8RX、16RX等。進(jìn)一步考慮在任何一個或者多個附加分段或替換分段的可編程電阻電路600內(nèi)采用串聯(lián)存儲器件和并聯(lián)存儲器件的組合。以這種方式，考慮利用在此描述的磁阻存儲技術(shù)，可以獲得具有適當(dāng)增量值的幾乎任意范圍的可變電阻。本技術(shù)領(lǐng)域內(nèi)的熟練技術(shù)人員明白，實(shí)現(xiàn)控制邏輯以單獨(dú)或共同控制MRME，從而對于特定輸入值，獲得要求的電阻值。
圖7是采用磁阻存儲技術(shù)的可編程電流源700的原理圖?？删幊屉娏髟?00包括多個可編程分段，多個可編程分段包括第一分段701、第二分段703以及第三分段705，它們連接在一起從而在第一端或節(jié)點(diǎn)A與第二端或節(jié)點(diǎn)B之間形成電阻電路。第一分段701包括兩個MRME 707、709，兩個MRME 707、709具有并聯(lián)的電阻端。分段703包括一個MRME 711。分段705包括兩個串聯(lián)的MRME 713、715，其中MRME 715的一個電阻端連接到節(jié)點(diǎn)B，而其另一個電阻端連接到MRME 713的一個電阻端。每個MRME 707-711的一個電阻端分別連接到節(jié)點(diǎn)B。
MRME 707、709的另一個電阻端連接到晶體管717的一個電流端。MRME 711的另一個電阻端連接到另一個晶體管719的電流端。MRME 713的另一個電阻端連接到另一個晶體管721的一個電流端。晶體管717-721的另一個電流端連接到節(jié)點(diǎn)A。分別利用選擇信號S1、S2和S3控制晶體管717、719和721的控制端，用于分別單獨(dú)選擇分段701、703和705。具體地說，S1信號的確證觸發(fā)晶體管717以包括分段701。同樣，確證S2信號選擇分段703，確證S3信號選擇分段705。
選擇晶體管717-721是任選的，而且以類似方式，將選擇晶體管717-721用作可編程電阻電路600的旁路邏輯以選擇旁路或者去除相應(yīng)分段701-705之中的任何一個?？梢园ㄅ月反鎯υ约捌渌С烛?qū)動電路系統(tǒng)(未示出)來控制晶體管717-721。晶體管717-721可以是MOS型晶體管，其漏極端和源極端用作電流端，而其柵極端用作控制端。作為一種選擇，晶體管717-721可以是雙極型晶體管，其集電極端和發(fā)射極端用作電流端，而其基極端用作控制端。當(dāng)然，可以采用適當(dāng)?shù)奶鎿Q選擇器件或替換選擇電路系統(tǒng)。事實(shí)上，可以使用包括旁路寄存器和復(fù)用邏輯的、可編程電阻電路600的旁路邏輯代替?？梢岳镁w管以及相應(yīng)旁路存儲器和旁路電路系統(tǒng)代替可編程電阻電路600的旁路邏輯。
值選擇邏輯723控制每個分段701-705內(nèi)的每個MRME的狀態(tài)。具體地說，值選擇邏輯確證信號D1到MRME 707、709的控制輸入端或者數(shù)字線端。值選擇邏輯723確證信號2到信號D2到MRME711的控制輸入端或數(shù)字線端。值選擇邏輯723確證控制信號D3和D4分別到MRMR 713、715的控制輸入端或數(shù)字線端。如上所述，值選擇邏輯723可以獨(dú)立地或者共同地確證D3和D4信號以編程分段705的至多3個不同電阻狀態(tài)。當(dāng)然，由于MRME 713、715的電阻可以不相等，所以可實(shí)現(xiàn)4個狀態(tài)，但是對于許多實(shí)際配置，其中兩個狀態(tài)大致等效。連接基準(zhǔn)電壓源725以確證節(jié)點(diǎn)A與節(jié)點(diǎn)B之間的基準(zhǔn)電壓VREF，并測量作為通過節(jié)點(diǎn)A、B的電流的輸出電流IOUT?？梢跃幊梯敵鲭娏鱅OUT，而且輸出電流IOUT包括未去除或旁路的每個分段的每個存儲元件產(chǎn)生的電流信號的組合。
利用值選擇邏輯723以上述類似方式編程每級701-705的狀態(tài)。具體地說，值選擇邏輯723確證D1-D4信號以將每個MRME 707-715的狀態(tài)選擇為R0或R1，如上所述。如果將所有MRME 707-715編程為電阻R0，則利用選擇信號S1-S3編程Iout電流的線性級數(shù)。如果VREF/R0＝I0，則利用可編程電流源700編程以I0/2為增量的電流值1/2I0/2至3.5I0。例如，如果S1、S2、S3等于001b，則電流IOUT＝I0/2流過分段705。然而，沒有電流有效流過分段701和703，因?yàn)樗鼈儽慌月?。此外，如果S1、S2、S3＝010，則IOUT＝I0流過分段703。同樣，如果S1、S2、S3＝100，則IOUT＝2I0流過分段701。如果值選擇邏輯723將MRME 707-715編程為R1，可以實(shí)現(xiàn)類似配置。如果VREF/R1＝I1，則獲得以I1/2為增量、在I1/2至3.5I1之間的可編程電流。
在變換的實(shí)用配置中，激活選擇信號S1、S2和S3以選擇所有分段701-705，并利用值選擇邏輯723編程輸出電流IOUT。盡管可以獨(dú)立確證D3和D4信號，但是在第一種配置中，為了將MRME 713、715的狀態(tài)編程為同一個狀態(tài)，它們被作為同一個信號，比如說D3。假定D1、D2、D3共同起邏輯000b的作用以對低電阻R0實(shí)現(xiàn)最高電流I0，而D1、D2、D3共同起邏輯111b的作用以對高電阻R1實(shí)現(xiàn)最低電流I1。因此，實(shí)現(xiàn)了以(I0-I1)/2為增量、在3.5I1至3.5I0之間的電流范圍。組合使用值選擇邏輯723和S1至S3信號獲得更多個的電流值，但是線性取決于使用D3和D4信號以及R0對R1的電阻比。
通常，可編程分段形成連續(xù)配置，從而編程線性累加電流值或非線性累加電流值。二進(jìn)制連續(xù)配置尤其適用于數(shù)字系統(tǒng)。可以改變VREF信號的振幅以調(diào)節(jié)輸出電流的大小。為了提高范圍和分辨率，可以增加附加分段。例如，可以增加附加并聯(lián)分段3IX、4IX、5IX、8IX、16IX等(其中X代表不同的電流狀態(tài)，例如0或1)以增大范圍。可以增加附加串聯(lián)分段IX/3、IX/4、IX/5、IX/8、IX/16等以增加電流分辨率。此外，可以采用包括串聯(lián)存儲元件和并聯(lián)存儲元件的組合的附加分段或替換分段。
圖8是根據(jù)變換實(shí)施例的另一個可編程電流源800的原理圖。多個MRME 801、803、805等串聯(lián)在節(jié)點(diǎn)A與B之間。具體地說，每個MRME 801-805的電阻端一起連接到節(jié)點(diǎn)A與B之間。將確證基準(zhǔn)電壓信號VREF的基準(zhǔn)電壓源807施加到節(jié)點(diǎn)A與B之間。設(shè)置值選擇邏輯809以分別選擇每個MRME 801-805的狀態(tài)。具體地說，值選擇邏輯809確證信號D1到MRME 801的數(shù)字線端，信號D2到MRME 803的數(shù)字線端，而信號D3到MRME 805的數(shù)字線端。通過節(jié)點(diǎn)A和B獲得輸出電流IOUT。假定I0＝VREF/R0，而且I1＝VREF/R1，其中I0大于I1，而且如果有“n”個單元并聯(lián)，則可編程電壓源提供以I0-I1為增量、在nI1至nI0之間的范圍。當(dāng)然，請注意，每個MRME的電阻狀態(tài)與其它MRME的電阻狀態(tài)接近相同，因此n個并聯(lián)的MRME只能產(chǎn)生n+1個不同狀態(tài)。
圖9是采用磁阻存儲技術(shù)的可編程分壓器電路900的原理圖?；鶞?zhǔn)電壓源901確證基準(zhǔn)電壓信號VREF。多個MRME 903、905、907、909、911、913、915(903-915)的電阻端串聯(lián)，以在VREF信號與分壓器結(jié)點(diǎn)916之間形成第一電阻電路，其中電壓結(jié)點(diǎn)916確證電壓輸出信號VOUT。另一些MRME 917、919、921、923、925、927、929(917-929)串聯(lián)，以在VOUT信號與地之間形成第二電阻電路。這樣，利用MRME 903-929的編程電阻值和VREF信號，可以編程并確定VOUT信號。將MRME 903-929分割為幾個可編程級，它們包括第一級931，包括MRME 903-909和923-929；第二級933，包括MRME911、913、919和921；以及第三級935，包括MRME 915和917。分別配置MRME 903-929使其數(shù)字線端作為易磁化軸端。每個級931-935包括兩個可編程分段，這兩個可編程分段包括第一可編程分段，位于VREF信號與VOUT信號之間的第一電阻電路上；以及第二可編程分段，位于VOUT信號與地之間的第二電阻電路上。
級931包括四輸入端(00、01、10、11)雙向MUX 937，MUX 937的輸出端連接到包括每個MRME 903-909和923-929的數(shù)字線端的、第一級931的控制端。MUX 937的00輸入端連接到電流源943的輸入端，電流源943的輸出端連接到級931的每個MRME的數(shù)字線端。電流源945的輸入端連接到電流源943的輸出端，而其輸出端連接到MUX 937的01輸入端。級933包括另一個四輸入端雙向MUX939，MUX 939的00輸入端連接到電流源947的輸入端，而其01輸入端連接到電流源949的輸出端。電流源947的輸出端和電流源949的輸入端分別連接到MUX 939的輸出端，而且還連接到包括MRME 911、913、919和921的數(shù)字線端的、級933的控制輸入端。級935包括另一個四輸入端雙向MUX 941，MUX 941的00輸入端連接到電流源951的輸入端，而其01輸入端連接到電流源953的輸出端。電流源951的輸出端連接到電流源953的輸入端，連接到MUX 941的輸出端而且連接到還連接到包括MRME 915、917的數(shù)字線端的、級935的控制輸入端。MUX 941、939和937的10輸入端和11輸入端(被表示為1X)分別連接到地。
寄存器955包括3個字段S1、S2和S3。在所示的實(shí)施例中，每個字段S1-S3分別是與MUX 937-941的相應(yīng)控制輸入端或選擇輸入端(S)相連的二位字段。具體地說，寄存器955的字段S1連接到MUX 941的選擇輸入端，字段S2連接到MUX 939的選擇輸入端，而字段S3連接到MUX 937的選擇輸入端。
寄存器955的S1-S3字段不用于進(jìn)行旁路，但是卻用于編程可編程分壓器電路900的每級931-935的各MRME。電流源943、947和951是設(shè)置的第一可編程器件，第一可編程器件將每級的每個分段編程為兩個電阻狀態(tài)相應(yīng)之一，而電流源945、949和953是設(shè)置的第二可編程器件，第二可編程器件將每級的每個分段編程為兩個電阻狀態(tài)中的另一個狀態(tài)或“相反”狀態(tài)。寄存器955和MUX 937-941包括選擇邏輯，用于在第一和第二可編程器件與每級的地之間進(jìn)行選擇。
被編程到寄存器955的S1-S3字段之中的任何一個內(nèi)的值10或11(被表示為1X)將每個相應(yīng)分段的每個MRME的數(shù)字線端連接到地，以使每個相應(yīng)分段的MRME保持其相應(yīng)電阻狀態(tài)。被編程到寄存器955的任何S1-S3字段內(nèi)的二進(jìn)制值00將相應(yīng)分段的每個MRME的數(shù)字線端連接到在一個方向確證電流的電流源，而值01將相應(yīng)分段的每個MRME的數(shù)字線端連接到在相反方向確證電流的電流源。同樣，寄存器955的任意一個S1-S3字段的值00將MRME編程為一個電阻狀態(tài)，而值01將MRME編程為相反的電阻狀態(tài)。
為了進(jìn)行編程，以與MRME 917-929的數(shù)字線端相反的電流方向，連接MRME 903-915的各數(shù)字線端。具體地說，對于電流源943、945，以與MRME 923-929的數(shù)字線端相反的電流方向連接MRME903-909的各數(shù)字線端。同樣，對于電流源947、949，以與MRME 919-921的數(shù)字線端相反的電流方向連接MRME 911-913的數(shù)字線端。此外，對于電流源951、953，以與MRME 917的數(shù)字線端相反的電流方向連接MRME 915的數(shù)字線端。這樣，在利用兩個電流源943-945之一將MRME 903-909編程為一個電阻狀態(tài)時，將MRME 923-929編程為相反電阻狀態(tài)，反之亦然。同樣，在利用兩個電流源947-949之一將MRME 913-911編程為一個電阻狀態(tài)時，將MRME 919-921編程為相反電阻狀態(tài)，反之亦然，而且在利用兩個電流源951、953之一將MRME 915編程為一個電阻狀態(tài)時，將MRME 917編程為相反電阻狀態(tài)，反之亦然。
例如，被編程到寄存器955的S3字段的值00b使電流源943將MRME 903-909編程為具有電阻R0的邏輯狀態(tài)0，而將MRME 923-929編程為具有電阻R1的邏輯狀態(tài)1。被編程到寄存器955的S3字段的值01b使電流源945將MRME 903-909編程為具有電阻R1的邏輯狀態(tài)1，而將MRME 923-929編程為具有電阻R0的邏輯狀態(tài)0。同樣，被編程到S2字段的00b將MRME 911、913編程為具有電阻R0的邏輯狀態(tài)0，而將MRME 921、919編程為具有電阻R1的邏輯狀態(tài)1。被編程到S2字段的01b將MRME 911、913編程為具有電阻R1的邏輯狀態(tài)1，而將MRME 921、919編程為具有電阻R0的邏輯狀態(tài)0。此外，被編程到S1字段的00b將MRME 915編程為具有電阻R0的邏輯狀態(tài)0，而將MRME 917編程為具有電阻R1的邏輯狀態(tài)1，而被編程到S1字段的01b將MRME 915編程為具有電阻R1的邏輯狀態(tài)1，而將MRME 917編程為具有電阻R0的邏輯狀態(tài)0。
在電壓結(jié)點(diǎn)916的兩側(cè)，在VREF信號與地之間，每級931-935包括同等數(shù)量的MRME。此外，將電壓結(jié)點(diǎn)916兩側(cè)的同等數(shù)量的MRME編程為相反電阻狀態(tài)。這樣，對于任何一級931-935的每個編程狀態(tài)，在VREF信號與地之間通過MRME 903-929的總電阻保持不變。
可編程分壓器電路900的輸出VOUT＝(nR0+mR1)/(mR0+nR1)VREF，其中“n”和“m”是這樣的整數(shù)，即n+m＝7，7≥n≥0，7≥m≥0。因此，可編程分壓器電路900具有在VOUT＝(7R0/7(R1+R0))VREF至(7R1/7(R1+R0))VREF范圍內(nèi)的8個狀態(tài)，其中對于每個S1-S3編程步驟，1個、2個或者4個R0和R1電阻被交換到電壓結(jié)點(diǎn)916的對側(cè)?？梢哉J(rèn)為可編程分壓器電路900是簡化形式，而且為了獲得更大范圍和分辨率，可以增加附加級或附加分段。而且附加或替換級或字段可以包括任意組合的串聯(lián)存儲元件和并聯(lián)存儲元件。此外，在電壓結(jié)點(diǎn)916的兩側(cè)可以設(shè)置任意數(shù)量的MRME，包括非偶數(shù)配置。此外，可以認(rèn)為，可以以任何要求的方式排列MRME以獲得平衡配置和非平衡配置。不要求VREF信號與地之間的總電阻是固定電阻，而且可以在ZR0至ZR1之間，其中Z代表陣列中的MRME總數(shù)。VREF信號與地之間每個狀態(tài)的固定總電阻對特定電路和配置具有特定優(yōu)勢。
圖10是示出對磁阻存儲陣列進(jìn)行編程的編程方法的圖表。為了說明問題，示出了包括8列存儲線和8行存儲線的8×8存儲陣列。磁阻存儲陣列包括64個距離相應(yīng)列存儲線和行存儲線預(yù)定距離連接的多態(tài)磁阻存儲元件，其中每個存儲元件包括沿存儲陣列的各列存儲線的易磁化軸端和沿存儲陣列的各行存儲線的難磁化軸端。在圖10所示的流程圖中，沿從000b到111b的垂直邊示出每個列存儲線的列地址(CCC)，而沿從000b到111b的水平邊示出每個行存儲線的行地址(RRR)。每位的地址為CCCRRRb，開頭是列地址，隨后是行地址。此外，在右垂直邊示出列存儲線的確證的電流電平，而沿底邊示出確證的行電流，以下做進(jìn)一步說明。
假定在編程前，將存儲陣列的每個存儲元件初始化為邏輯0。要求將沿列存儲線000b-101b的所有存儲器件編程為邏輯1，而將位于行存儲線000b、001b和010b的部分列存儲線011b編程為邏輯1。此外，還要求在一次寫操作中編程整個存儲陣列。
配置存儲陣列以沿每個行存儲線施加低電流電平(IRL)或中等電流電平(IRM)并沿每個列存儲線施加低電流電平(ICL)、中等電流電平(ICM)或高電流電平(ICH)。低電流電平通常表示非常低的電流，或者沒有電流。再參考圖4B，對于沿易磁化軸的列存儲線，低電流電平代表低磁場強(qiáng)度FL，中等電流代表中等磁場強(qiáng)度FM，高電流代表高磁場強(qiáng)度FH。這樣，中等電流電平代表約50％的電流電平，而高電流電平代表100％的電流電平。沿難磁化軸的列存儲線的中等電流電平至少代表閾值電流電平。對行存儲線和列存儲線施加的中等電流足以編程相應(yīng)MRME或存儲元件。僅對諸如沿易磁化軸或難磁化軸的一個存儲線施加的中等電流不能編程存儲元件。對沿易磁化軸的列存儲線施加的高電流足以編程沿列存儲線連接的所有存儲元件，而與任何行電流無關(guān)。
將高電流電平ICH施加到列存儲線000b、001b和010b以編程這些列內(nèi)的所有存儲元件，而與沿任何一行存儲線施加的電流電平無關(guān)。因此，沿列存儲線施加的高電流可以單獨(dú)編程連接在列存儲線的預(yù)定范圍內(nèi)的所有多態(tài)磁阻存儲元件。沿011b列存儲線施加中等電流電平ICM。中等電流電平本身足以編程整個011b列存儲線。沿行存儲線000b、001b和010b施加中等電流電平IRM。沿列存儲線011b施加的ICM與沿行存儲線000b-010b施加的IRM的組合足以編程存儲陣列的3位011000b、011001b和011010b。沿行存儲線011b-111b的列存儲線011b的剩余存儲元件接收低電流電平IRL，因此它們不被編程而且保持邏輯0。剩余列存儲線100b-111b接收低電流電平ICL。
可以理解，根據(jù)要求，在一次寫操作中編程存儲陣列。在任何一個第一存儲線上確證的高電流電平編程包括沿存儲線連接在預(yù)定范圍內(nèi)的所有存儲元件的存儲陣列元件的子集。通過沿垂直存儲線確證中等電流電平，沿存儲線確證的中等電流電平使得能夠單獨(dú)編程沿該存儲線的存儲元件。沿存儲線的低電流電平保證其存儲元件不被編程，除非在易磁化軸方向沿垂直存儲線施加高電流電平。編程磁阻存儲陣列的這種方法的一個好處是，能夠?qū)﹃嚵袃?nèi)的預(yù)定數(shù)量的存儲元件或位進(jìn)行編程。此外，在預(yù)置或復(fù)位操作過程中，還可以將所有位編程為同一個狀態(tài)。
圖11是包括在一個寫操作過程中可以對整個列存儲線上的所有MRME進(jìn)行編程的列驅(qū)動電路系統(tǒng)1102的存儲陣列1100的部分原理圖。存儲陣列1100包括多個列存儲線C1、C2等和多個行存儲線R1、R2等。列存儲線C1連接到MRME 1101、1103等的位線端。請注意，可以將附加單元連接到列存儲線C1，如圖右側(cè)的省略符號所示。列存儲線C2連接到MRME 1105、1107等的位線端。如上所述，沿存儲線C2還可以包括附加MRME，如圖右側(cè)的省略符號所示。行存儲線R1連接到MRME 1101和1105的數(shù)字線端?？梢詫⒏鞲郊覯RME連接到行存儲線R1，如下部的省略符號所示。行存儲線R2連接到MRME1103和1107的數(shù)字線端。此外，可以將附加MRME連接到行存儲線R2，如下部的省略符號所示。
諸如MOS型晶體管等的晶體管1109的電流通路連接在MRME1101的選擇端與地之間。另一個晶體管1111的電流通路連接在MRME 1103的選擇端與地之間。此外，晶體管1113和1115的電流通路連接在MRME 1105和1107的相應(yīng)選擇端與地之間。與在存儲陣列1100內(nèi)設(shè)置每個附加MRME的同樣方式連接附加晶體管。WL1表示的第一字線導(dǎo)體連接到晶體管1109和1113的控制端。同樣，WL2表示的第二字線導(dǎo)體連接到晶體管1111和1115的控制端。需要時，包括附加字線導(dǎo)體，其中對于存儲陣列1100的每個行存儲線，存在一個字線導(dǎo)體。
緩沖器1119的輸出端連接到R1存儲線，而其輸入端接收電流源1117的輸出。另一個緩沖器1123的輸出端連接到存儲線R2，而其輸入端連接到另一個電流源1121的輸出端。電流源1117和1121的輸入端連接到地。緩沖器1119的控制輸入端接收信號R1M，而緩沖器1123的控制輸入端接收信號R2M。兩個緩沖器1125和1127的輸出端連接到C1存儲線。兩個緩沖器1129和1131的輸入端連接到C1存儲線。兩個緩沖器1133和1135的輸出端連接到C2存儲線。C2存儲線連接到兩個緩沖器1137和1139的輸入端。電流源1141、1143、1149和1151的輸出端連接到緩沖器1125、1127、1133和1135的相應(yīng)輸入端。電流源1145、1147、1153和1155的輸入端分別連接到緩沖器1129、1131、1137和1139的輸出端。緩沖器1141、1143、1149和1151的輸入端連接到地。電流源1145、1147、1153和1155的輸出端連接到地。
緩沖器1125-1139分別在其相應(yīng)控制輸入端接收控制信號以觸發(fā)緩沖器，從而沿相應(yīng)列存儲線施加一個相應(yīng)電流源1141-1155。每個控制信號基于格式CNLD，其中“N”代表列存儲線號，“L”代表電流電平(L＝低，M＝中等，H＝高)，而“D”代表電流方向(+＝正，-＝負(fù))，其中電流方向?qū)⒕幊踢壿嫚顟B(tài)控制為邏輯0或邏輯1。緩沖器1125接收控制信號C1H+，緩沖器1127接收控制信號C1M+，緩沖器1129接收控制信號C1H-，緩沖器1131接收控制信號C1M-。緩沖器1133接收控制信號C2H+，緩沖器1135接收控制信號C2M+，緩沖器1137接收控制信號C2H-，緩沖器1139接收控制信號C2M-。
請注意，電流源1141-1155分別近似地確證中等電流電平。為了確證低電流電平，與給定列存儲線相連的所有4個電流緩沖器均被關(guān)斷以斷開這4個相應(yīng)電流源。例如，為了將低電流電平施加到C1存儲線上，對所有控制信號C1H+、C1H-、C1M+和C1M-求反，或不被確證。為了確證給定方向+或-的中等電流電平，確證相應(yīng)中等控制信號。例如，為了將正中等電流電平施加到C2存儲線上，確證控制信號C2M+，同時確證控制信號C2H+、C2H-和C2M-。為了將負(fù)中等電流電平施加到C2存儲線，而確證控制信號C2M-。為了確證給定方向+或-的高電流電平，確證相應(yīng)中等控制信號和高控制信號。例如，為了將正高電流電平施加到C1存儲線，確證控制信號C1M+和C1H+，而不確證控制信號C1H-和C1M-。為了將負(fù)中等電流電平施加到C1存儲線，確證控制信號C1M-和C1H-，而不確證控制信號C1M+和C1H+。
緩沖器1119、1123分別在相應(yīng)控制輸入端接收控制信號以觸發(fā)該緩沖器，從而沿相應(yīng)行存儲線施加一個相應(yīng)電流源1117、1121。每個控制信號均基于格式RNL，其中“N”代表行存儲線號，而“L”代表電流電平(L＝低，M＝中等，H＝高)。行存儲線沿著難磁化軸，因此與電流方向無關(guān)。緩沖器1119接收被確證的控制信號R1M，以接通緩沖器1119，并將電流源1117施加到R1存儲線。緩沖器1123接收被確證的控制信號R2M，以接通緩沖器1123，并將電流源1121施加到R2存儲線。
在運(yùn)行過程中，通過施加電流源1141和1143(或者1145和1147)，確證C1M+和C1H+(或者C1M-和C1H-)信號以將沿C1存儲線的所有存儲元件(包括MRME 1101、1103等)編程為邏輯1(或者邏輯0)。通過施加電流源1149和1151(或者1153和1155)，確證C2M+和C2H+(或者C2M-和C2H-)信號以將沿C2存儲線的所有存儲元件(包括MRME 1105、1107等)編程為邏輯1(或者邏輯0)。這樣，可以認(rèn)為，可以同時編程存儲陣列的所有存儲元件。通過施加相應(yīng)電流源，組合確證CXM+(或CXM-)和RYM信號以將列X和行Y的存儲元件編程為邏輯1(或邏輯0)。例如，通過施加電流源1143(或1147)和1121，確證C1M+(或C1M-)和R2M信號，將MRME 1103編程為邏輯1(或邏輯0)。
在幾個變換實(shí)施例中的任何一個變換實(shí)施例中均可以實(shí)現(xiàn)列驅(qū)動電路系統(tǒng)1102，其中為了說明問題示出特定實(shí)施例。例如，在一個實(shí)施例中，電流源1141和1143組合為一個電流源以在正方向確證中等電流電平或高電流電平。在另一個實(shí)施例中，可以將緩沖器1125和1127包含進(jìn)該電流源，該電流源從適當(dāng)中央邏輯接收控制信號以確證適當(dāng)電流電平。此外，在又一個實(shí)施例中，可以將電流源1145和1147包含進(jìn)一個電流源，或者將它們與電流源1141和1143組合在一起形成可編程電流源。列驅(qū)動電路系統(tǒng)1102的其它電流源和緩沖器也一樣。此外，類似原理還可以應(yīng)用于行存儲線電流源電路系統(tǒng)。
一個或者多個第一電流源通常與沿易磁化軸分別連接在相應(yīng)第一存儲元件子集的預(yù)定范圍內(nèi)的相應(yīng)第一存儲線相連，每個第一電流源分別包括可以施加第一電流電平的第一狀態(tài)，第一電流電平產(chǎn)生的磁場足以單獨(dú)編程相應(yīng)第一存儲元件子集內(nèi)的每個存儲元件的邏輯狀態(tài)。每個第一電流源可以進(jìn)一步包括可以施加第二電流電平的第二狀態(tài)，第二電流電平產(chǎn)生的磁場不能單獨(dú)編程其相應(yīng)第一子集內(nèi)的任何一個多態(tài)磁阻存儲元件的邏輯狀態(tài)。存儲陣列可以包括一個或者多個沿難磁化軸連接在相應(yīng)第二存儲元件子集的預(yù)定范圍內(nèi)的第二存儲線，其中每個第二存儲線包括相應(yīng)第一子集之一的至少一個存儲元件。分別連接到相應(yīng)第二存儲線的一個或者多個第二電流源沿相應(yīng)第二存儲線施加第三電流電平或閾值電流電平。這樣，第一電流源的第二電流電平和第二電流源的第三電流電平足以編程相應(yīng)第一子集和相應(yīng)第二子集內(nèi)的各存儲元件的邏輯狀態(tài)。
第一和第二電流源以及存儲線可以分別相當(dāng)于列電源和行電源以及存儲線?？梢栽O(shè)置控制邏輯以控制電流源，從而在一次寫操作中編程磁阻存儲陣列?？刂七壿嬛辽賹⒁粋€列電流源控制到第一狀態(tài)，以編程相應(yīng)列存儲線內(nèi)的各存儲元件。控制邏輯至少將一個列電流源控制到第二狀態(tài)，以編程至少一部分列存儲線內(nèi)的各存儲元件?？刂七壿嬤€至少將一個行電流源控制到第三狀態(tài)，以編程部分列存儲線內(nèi)的各公用存儲元件。
圖12是采用磁阻存儲技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)1200的方框圖。將數(shù)字輸入送到任選寄存器1201以存儲該數(shù)字輸入。控制邏輯1203讀寄存器1201，它確證多個(i)行(R)信號和多個(j)列(C)信號到包括MRME的存儲陣列1205，以下做進(jìn)一步說明。控制邏輯1203確證讀/寫(R/W)信號到存儲陣列1205，并可選擇地到信號處理塊1209?；鶞?zhǔn)電壓源1207將VREF基準(zhǔn)電壓信號施加到存儲陣列1205。將存儲陣列1205的輸出送到信號處理塊1209，信號處理塊1209確證模擬信號到緩沖器或放大器1211，緩沖器或放大器1211進(jìn)一步提供模擬輸出信號VOUT。
配置控制邏輯1203以便以適當(dāng)方式確證多個行信號和列信號到存儲陣列1205，從而編程與數(shù)字輸入值成正比的存儲陣列1205內(nèi)的若干個存儲單元。例如，可以首先將存儲陣列1205全部復(fù)位到邏輯0，然后，控制邏輯1203將若干個邏輯1編排到與數(shù)字輸入值成正比的存儲陣列1205內(nèi)。在一個實(shí)施例中，配置控制邏輯1203以確證沿存儲陣列1205的列存儲線和行存儲線的必要列電流信號和行電流信號。作為一種選擇，存儲陣列1205包括可控電流源和任選緩沖器或電流驅(qū)動器，其中控制邏輯1203例如以上述對存儲陣列1100描述的同樣方式確證適當(dāng)控制信號。
如下所述，可以以與MRAM同樣的方式配置存儲陣列1205，其中在連續(xù)寫操作中應(yīng)用列信號和行信號以編程存儲陣列1205。作為一種選擇，還可以以與具有列驅(qū)動電路系統(tǒng)1102的存儲陣列1100同樣的方式配置存儲陣列1205，列驅(qū)動電路系統(tǒng)1102包括高電流源從而能在一次寫操作過程中進(jìn)行編程。因此，對于一個或者多個連續(xù)操作控制邏輯1203確證R/W信號低以編程存儲陣列1205，然后，確證R/W信號高以使存儲陣列1205能被信號處理塊1209讀出?？扇芜x地將R/W信號送到信號處理塊1209以指出何時進(jìn)行讀操作。諸如電壓源1207等的電源選擇性地將基準(zhǔn)信號施加到存儲陣列1205內(nèi)的各存儲元件，以下做進(jìn)一步說明。存儲陣列1205的輸出端將應(yīng)用基準(zhǔn)信號的每個存儲元件產(chǎn)生的信號合成在一起以產(chǎn)生模擬輸出信號。
可以配置信號處理塊1209以執(zhí)行幾個功能中的任何一個或者多個功能。一個功能是讀存儲陣列1205以接收模擬電流信號或模擬電壓信號。信號處理塊1209還可以執(zhí)行放大(或衰減)功能以在輸出端獲得適當(dāng)大小的VOUT信號。信號處理塊1209還可以根據(jù)特定應(yīng)用執(zhí)行濾波功能。例如，信號處理塊1209可以根據(jù)多個數(shù)字輸入平滑模擬曲線，從而消除偏差值或范圍外的值。此外，信號處理塊1209可以根據(jù)存儲陣列1205內(nèi)的任何一個存儲元件的狀態(tài)發(fā)生變化執(zhí)行功能。此外，或者作為一種選擇，信號處理塊1209還可以順序搜索或者對分搜索存儲陣列1205以識別閾值條件。
圖13A是可以用作DAC 1200的存儲陣列1205的存儲陣列1300的部分原理圖。雙向電流源1301連接在地與陣列1300的列存儲線C1之間。信號C1+/-控制雙向電流源1301，信號C1+/-具有3個狀態(tài)，C1+代表邏輯1，C1-代表邏輯0或者不確證保持C1存儲線內(nèi)的各存儲元件的當(dāng)前狀態(tài)。另一個雙向電流源1303連接在地與存儲線C2之間，并接收控制信號C2+/-，信號C2+/-也具有3個狀態(tài)，而且與信號C1+/-的同樣方式起作用。電流源1305連接在地與存儲線R1之間并在確證控制信號R1后選擇性地施加中等電流電平或閾值電流電平，而電流源1307連接在地與存儲線R2之間并在確證控制信號R2后施加中等電流電平或閾值電流電平。如上所述，還可以包括附加列存儲線和附加行存儲線，如省略符號所示。
基準(zhǔn)電壓源1207連接到晶體管1309、1311的一個電流端。晶體管1309的另一個電流端連接到C1存儲線，而晶體管1311的另一個電流端連接到C2存儲線。晶體管1309、1311的控制端接收R/W信號。晶體管1309、1311用作源開關(guān)裝置，用于選擇性地施加VREF信號。MRME 1313和1315的位線端分別連接到C1存儲線，而其數(shù)字線端分別連接到R1和R2存儲線。MRME 1317和1319的位線端分別連接到C2存儲線，而其數(shù)字線端分別連接到R1和R2存儲線。MRME 1313的選擇端連接到晶體管1321的一個電流端。MRME 1315的選擇端連接到晶體管1323的一個電流端。MRME 1317的選擇端連接到晶體管1325的一個電流端。MRME 1319的選擇端連接到晶體管1327的一個電流端。晶體管1321-1327的另一個電流端連接到求和點(diǎn)1329。晶體管1321-1327是讀開關(guān)裝置，它們被選擇性地觸發(fā)，從而對存儲陣列1300執(zhí)行讀操作。輸出緩沖器1331的輸入端連接到求和點(diǎn)1329，而其輸出端提供輸出電流信號IOUT。緩沖器1331在其控制端接收R/W信號。
在運(yùn)行過程中，對于寫操作確證R/W信號低以斷開基準(zhǔn)電壓源1207和求和點(diǎn)1329。在寫操作期間組合確證CX+/-控制信號和RY控制信號可以以上述類似方式編程沿X列存儲線和Y行存儲線的相應(yīng)存儲元件。在對于讀操作確證R/W信號高時，將VREF信號施加到C1、C2等存儲線。在讀操作期間，觸發(fā)晶體管1321-1327以使從電壓源1207流出的電流通過存儲陣列1300的存儲元件經(jīng)過求和點(diǎn)1329到達(dá)觸發(fā)緩沖器1331，從而產(chǎn)生IOUT信號。
圖13B是根據(jù)變換實(shí)施例的存儲陣列1350的原理圖。除了利用基準(zhǔn)電流源1351代替基準(zhǔn)電壓源1207外，存儲陣列1350與存儲陣列1300大致相同，基準(zhǔn)電流源1351的輸入端連接到地，而其輸出端連接到每個晶體管1309和1311的電流端。此外，利用電流源1351代替電壓源1207。假定類似的部件采用相同參考編號。此外，晶體管1321-1327連接在其各相應(yīng)MRME與地之間。列存儲線連接到求和點(diǎn)1353，求和點(diǎn)1353連接到緩沖器1355的輸入端。緩沖器1355的輸出端確證電壓輸出信號VOUT。存儲陣列1350的寫操作期間的編程過程與存儲陣列1300的基本相同。然而，在確證R/W信號以指示讀操作時，電流源1351確證基準(zhǔn)電流IREF到存儲陣列1350的各存儲元件，從而在位于緩沖器1355的輸入端的求和點(diǎn)1353產(chǎn)生電壓。緩沖器1355產(chǎn)生VOUT信號。
除了相應(yīng)地實(shí)現(xiàn)信號處理塊1209以接收IOUT電流輸出或VOUT電壓輸出從而在緩沖器1211的輸出端產(chǎn)生模擬輸出電壓信號VOUT外，DAC 1200可以使用存儲陣列1300、1350之一。請注意，在進(jìn)行讀操作之前的寫操作期間，將以連續(xù)步驟利用多個寫入信號確證，編程存儲陣列1300和1350。因此，可以將獨(dú)立的讀出信號和寫入信號用于相應(yīng)電路系統(tǒng)，代替單個R/W信號，如圖所示。然而，R/W信號用于說明本發(fā)明實(shí)施例的發(fā)明原理。
圖14是示出利用磁阻存儲技術(shù)用于對采用存儲陣列1300或1350或者任何其它適當(dāng)存儲陣列的存儲陣列1250進(jìn)行編程的DAC 1200的多步寫操作過程的流程圖。圖15A和15B是類似于圖10所示圖表、示出利用控制邏輯1203對存儲陣列1205進(jìn)行編程的編程過程的圖表。為了說明問題，示出了具有64個存儲元件的8×8存儲陣列。此外，沿圖表的垂直邊示出列地址000b-111b用于表示8個列存儲線，而沿頂邊示出行地址000b-111b用于表示8個行存儲線。在右側(cè)垂直邊示出對列存儲線確證的電流電平，而沿底邊示出確證的行電流。電流ICM表示沿相應(yīng)列存儲線的中等電流電平，而電流ICL表示沿相應(yīng)列存儲線的低電流或者沒有電流。電流IRM表示沿相應(yīng)行存儲線的中等電流電平或閾值電流電平，而電流IRL表示沿相應(yīng)行存儲線的低電流或者沒有電流。應(yīng)該結(jié)合圖14參考圖15A和15B。
在第一方框1401，控制邏輯1203直接地或者從寄存器1201接收數(shù)字值。在下一個方框1403，對于要求全部為邏輯1的每個列存儲線確證列電流信號ICM。此外，為了利用全部邏輯1編程接收ICM的每個列存儲線，還對所有行存儲線確證行電流信號IRM?？刂七壿?203確證適當(dāng)列控制信號和行控制信號以實(shí)現(xiàn)此目的。如圖15A所示，沿列存儲線000b、001b和010b確證電流ICM。沿剩余的行存儲線011b-111b確證列電流ICL。沿所有行存儲線000b-111b確證行電流IRM。如果存儲陣列1300或1350被擴(kuò)展到8×8配置，則控制邏輯1203確證列控制信號C1+、C2+和C3+和所有行控制信號R1-R8。在下一個步驟1450，為了編程存儲陣列1205，確證寫入信號(R/W)。這樣，利用全部邏輯1編程列存儲線000b-010b。
在下一個步驟1407，確定是否將在存儲陣列1205內(nèi)編程更多的邏輯1。如果是，則運(yùn)行過程進(jìn)入下一個方框1409，在方框1409，對將在其內(nèi)編程邏輯1的下一列，確證列電流ICM。參考圖15B，列存儲線011b接收電流ICM以編程一個或者多個邏輯1。此外，在方框1409，對將在其內(nèi)沿列存儲線011b編程邏輯1的每個行存儲線，確證行電流信號IRM。將利用邏輯1編程行存儲線000b-010b，以便對這些行確證行電流IRM。剩余列存儲線100b-111b接收低電流或ICL，而剩余行存儲線011b-111b接收低電流或IRL?？刂七壿?203確證必要控制信號以實(shí)現(xiàn)此目的。在下一個方框1411，確證寫入信號以完成此寫操作。這樣，將邏輯1編程到地址011000b、011000b和011010b。
請注意，列存儲線000b-010b已經(jīng)被編程，因此沿這些列施加的電流可以是0或者是利用ICX表示的正中等電平。然而，請注意，這些列不應(yīng)該接收電流IC-以避免沿這些列存儲線將邏輯0編程到任何一個MRME。運(yùn)行過程從方框1411返回方框1407以確定是否將編程更多的邏輯1。如果是，則運(yùn)行過程在步驟1407與1411之間反復(fù)循環(huán)，直到存儲陣列1205內(nèi)的全部邏輯1被編程。否則，完成運(yùn)行過程，存儲陣列1205被編程。請注意，除了采用相反電流方向之外，該運(yùn)行過程與編程邏輯0的運(yùn)行過程基本相同。
圖15C是與圖15A和15B所示圖表類似、示出用于說明配置的靈活性的變換實(shí)施例的圖表。在這種情況下，在上述反復(fù)期間，不是將3個邏輯1編程到列存儲線011b，而是編程位于行存儲線000b和001b的兩個邏輯1。在圖15C所示的另一個反復(fù)過程中，通過沿列存儲線100b施加列電流ICM并通過沿行存儲線000b施加行電流IRM，在地址100000b編程附加邏輯1。剩余行存儲線001b-111b接收低電流IRL，而列存儲線011b和101b-111b接收低電流或ICL。此外，位于列地址000b-010b的列電流為ICX。
圖16是示出圖13A所示存儲陣列1300的輸入和輸出的曲線圖。垂直軸或Y軸表示輸出電流IOUT，而水平軸或者X軸表示數(shù)字輸入值。對于最小數(shù)字輸入(DMIN)，利用所有0或者更多個0編程存儲陣列1300，以使相應(yīng)MRME的電阻為R0。在施加VREF信號后，對于最小數(shù)字輸入DMIN，在IOUT接收最大電流(IMAX)，如1601所示。此外，如1603所示，對于最大數(shù)字輸入(DMAX)，將更多個邏輯1編程到存儲陣列1300，使得存儲陣列1300內(nèi)的更多個MRME編程到電阻R1。因此，對于最大數(shù)字輸入DMAX，提供最小電流(IMIN)作為IOUT，如1603所示。此外，可以認(rèn)為，如直線1605所示，存儲陣列輸出電流IOUT與線性DAC 1200產(chǎn)生的數(shù)字輸入值成正比。
配置信號處理塊1209以接收IOUT信號，并根據(jù)要求提供信號波形加工。例如，可以消除圖16所示的偏置電流以使輸入與輸出成正比。此外，在需要時，信號處理塊1209還可以根據(jù)特定系統(tǒng)實(shí)現(xiàn)和配置，對IOUT信號進(jìn)行必要放大、衰減和/或?yàn)V波。
圖17是示出利用除了采用存儲陣列1100的列驅(qū)動電路系統(tǒng)1102外，與存儲陣列1300、1350相同的存儲陣列實(shí)現(xiàn)的DAC 1200的運(yùn)行過程的流程圖。因此，可以利用高列電流編程整個列存儲線，而無需行電流。在第一方框1701，如上所述，控制邏輯1203或者直接，或者從寄存器1201接收數(shù)字值。在下一個方框1703，確證高列電流信號到每個其需要全部邏輯1以被編程的列存儲線。在下一個方框1705，確證中等列電流信號到要求一些但是不是全部邏輯1的列存儲線。在下一個方框1707，確證中等或閾值行電流信號到要求至少一個邏輯1的每個行存儲線。在下一個方框1709，確證寫入信號以編程存儲陣列1205。
如上所述，配置控制邏輯1203以確證適當(dāng)行控制信號和列控制信號，從而控制正確確證列電流和行電流以實(shí)現(xiàn)正確編程。圖17所示流程圖示出的、采用列驅(qū)動電路系統(tǒng)1102的實(shí)施例的優(yōu)點(diǎn)在于，可以利用一次寫操作編程整個存儲陣列1205，而非利用圖14示出的流程圖所示的多個反復(fù)步驟。例如，只確證一次寫入信號以編程存儲陣列，然后確證讀操作的讀出信號。這樣，可以使用一個R/W信號。
圖18是除了為了將存儲陣列1205用作存儲存儲器而非用作DAC功能而包括附加邏輯或附加電路系統(tǒng)外，與DAC 1200相同的DAC/存儲器1800的方框圖。假定類似的部件采用同樣的參考編號。DAC/存儲器1800包括存儲控制邏輯1801，存儲控制邏輯1801接收允許信號以使存儲陣列1205用作存儲器件。此外，陣列讀出邏輯1803連接到存儲陣列1205的DATA輸出端以提供數(shù)字輸出信號DOUT。這樣，將送到寄存器1201的數(shù)字輸入送到存儲邏輯1801，存儲邏輯1801以MRAM的標(biāo)準(zhǔn)方式將數(shù)字輸入值編程到存儲陣列1205。陣列讀出邏輯1803從存儲陣列1205讀出數(shù)據(jù)以確證相應(yīng)數(shù)字輸出DOUT，該數(shù)字輸出DOUT與數(shù)字輸入對應(yīng)。這樣，存儲陣列1205實(shí)現(xiàn)雙功能。
圖19是采用磁阻存儲技術(shù)的模數(shù)轉(zhuǎn)換器(ADC)1900的方框圖。將模擬輸入信號送到信號處理塊1901，信號處理塊1901可以包括任意濾波電路等，而且它將相應(yīng)模擬信號AIN送到模擬分路器電路系統(tǒng)1903的輸入端。根據(jù)控制邏輯1907發(fā)出的、指示寫操作的R/W信號，模擬分路器電路系統(tǒng)1903確證多個(i)行(R)電流信號和多個(j)列(C)電流信號到存儲陣列1905。如上所述，存儲陣列1905包括MRME存儲元件。為了根據(jù)模擬輸入信號在存儲陣列1905內(nèi)編程正比數(shù)量的邏輯二進(jìn)制數(shù)字，模擬分路器電路系統(tǒng)1903在存儲陣列1905的行存儲線和列存儲線之間分路AIN電流，以下做進(jìn)一步說明。假定首先將存儲陣列1905復(fù)位到全部邏輯0，然后，模擬分路器電路系統(tǒng)1903在存儲陣列1905內(nèi)編程正比數(shù)量的邏輯1。
根據(jù)控制邏輯1907指出的讀操作，讀出邏輯1909確證多個(i)字線(WL)信號到存儲陣列1905，并沿存儲陣列1905的每個列存儲線讀出若干位。讀出邏輯1909產(chǎn)生具有“m”位的數(shù)字輸出信號DOUT，其中將DOUT信號送到數(shù)字處理模塊1911。數(shù)字處理模塊1911可以僅提供與模擬輸入信號對應(yīng)的數(shù)字輸出信號。然而，在變換實(shí)施例中，數(shù)字處理模塊1911可以執(zhí)行其它操作，例如濾波功能、確定存儲陣列1905狀態(tài)的任何變化或者確定存儲陣列1905內(nèi)的閾值等。數(shù)字處理模塊1911可以順序搜索或者對分搜索存儲陣列1905以確定DOUT信號或者識別閾值條件。這樣，數(shù)字處理模塊1911可以確證指出閾值、存儲變化等的其它信號。
圖20是示出模擬分路器電路系統(tǒng)1903、存儲陣列1905以及讀出邏輯1909的典型實(shí)施例的原理圖。具體地說，模擬分路器電路系統(tǒng)2003對應(yīng)于模擬分路器電路系統(tǒng)1903，存儲陣列2005對應(yīng)于存儲陣列1905，讀出邏輯2009對應(yīng)于讀出邏輯1909。模擬分路器電路系統(tǒng)2003包括多個晶體管，例如MOS型晶體管等，該晶體管按比例分路AIN信號以編程存儲陣列2005內(nèi)的正比數(shù)量的存儲元件。
將R/W信號送到倒相器2010，倒相器2010的輸出端連接到模擬分路器電路系統(tǒng)2003的多個晶體管2011、2013、2015、2017、2019、2021、2023、2025、2027、2029、2031、2033、2035、2037和2039的每一個的控制端。將所有晶體管2011-2039的一個電流端連接在一起以接收AIN信號。晶體管2011的另一個電流端連接到存儲陣列2055的存儲線C1。后面兩個晶體管2013、2015的另一個電流端連接到下一個存儲線C2。后面3個晶體管2017-2021的另一個電流端連接到第三列存儲線C3。該結(jié)構(gòu)可以以同樣方式繼續(xù)對每條后續(xù)列存儲線C4、C5、C6等連接4、5、6等組晶體管。為了簡明起見，存儲陣列2005僅示出3列和2行，其中省略符號表示該陣列可以包括附加元件。
用于第一行存儲線R1的晶體管的數(shù)量與用于最后一列存儲線Cn的數(shù)量相同，其中“n”是列存儲線的數(shù)量。對于n＝3的簡化存儲陣列2005，后面的3個晶體管2023-2027的另一個電流端連接到存儲陣列2005的第一行存儲線R1。對于每個相鄰、順序行存儲線，晶體管的數(shù)量增加n個。因此，后面6個晶體管2029-2039的另一個電流端連接到存儲陣列2005的第二行存儲線R2。對于任何附加行存儲線R3、R4、R5等，晶體管的數(shù)量繼續(xù)增加到9、12、15等個。此外，為了簡明起見，僅示出3列、2行。
在存儲陣列2005內(nèi)，兩個MRME 2041和2043的位線端連接到C1列存儲線，而其數(shù)字線端連接到相應(yīng)行存儲線R1和R2。MRME2045和2047的位線端連接到C2列存儲線，而MRME 2045和2047的數(shù)字線端連接到相應(yīng)行存儲線R1和R2。MRME 2049和2051的位線端連接到C3列存儲線，而將MRME 2049和2051的數(shù)字線端連接到相應(yīng)行存儲線R1和R2?？梢詫γ織l行存儲線和列存儲線增加附加MRME，并以同樣的方式連接附加MRME。
多個晶體管2053、2055、2057、2059、2061和2063的一個電流端均分別連接到地，而其另一個電流端連接到MRME 2041-2051中的相應(yīng)一個MRME的選擇端。具體地說，晶體管2053連接到MRME2041，晶體管2055連接到MRME 2043，晶體管2057連接到MRME2045，晶體管2059連接到MRME 2047，晶體管2061連接到MRME2049，晶體管2063連接到MRME 2051。當(dāng)然，可以對存儲陣列2005內(nèi)的每個附加MRME設(shè)置附加晶體管。每行內(nèi)的每個晶體管的控制端連接到相應(yīng)字線信號。具體地說，將R1存儲線內(nèi)的晶體管2053、2057、2061連接到第一字線信號WL1。將晶體管2055、2059和2063的控制端連接到下一個字線信號WL2?？梢詫γ總€附加行存儲線設(shè)置附加字線信號。
對存儲陣列2005的每個列存儲線設(shè)置位于讀出邏輯2009內(nèi)的獨(dú)立MRAM讀出電路系統(tǒng)。具體地說，連接第一MRAM讀出電路系統(tǒng)2065以讀C1存儲線，連接第二MRAM讀出電路系統(tǒng)2067以讀C2存儲線，連接第三MRAM讀出電路系統(tǒng)2069以讀C3存儲線。當(dāng)然，對存儲陣列2005內(nèi)的每個附加列存儲線設(shè)置附加MRAM讀出電路系統(tǒng)。每個MRAM讀出電路系統(tǒng)2065-2069接收R/W信號并確證DOUT信號的相應(yīng)位。MRAM讀出電路系統(tǒng)2065確證LSB DOUT1，MRAM讀出電路系統(tǒng)2067確證下一位DOUT2，MRAM讀出電路系統(tǒng)2069確證第三數(shù)字輸出位DOUT3等，其中存儲陣列2005的MSB是連接到最高行存儲線和最高列存儲線的存儲元件。讀出邏輯2009用數(shù)字方法將沿下一列存儲線的各存儲元件的各編程邏輯狀態(tài)組合在一起以產(chǎn)生DOUT信號的相應(yīng)位。
以基本等效的方式，利用基本上相同的區(qū)域分別實(shí)現(xiàn)模擬分路器電路系統(tǒng)2003的晶體管2011-2039以處理電流大小基本相同的AIN信號。對于存儲陣列2005的3×2配置，沿C1存儲線確證的電流是“i”，沿C2存儲線確證的電流是2i，沿C3存儲線確證的電流是3i，等。沿R1存儲線確證的電流是3i(對于簡化存儲陣列)，而沿R2存儲線確證的電流是6i。因此，模擬分路器電路系統(tǒng)2003將AIN信號分路為沿列存儲線和沿行存儲線的逐漸離散的信號電平。將晶體管2011-2039劃分為相應(yīng)組，每個組形成的電流器件連接到相應(yīng)列存儲線或行存儲線以在后續(xù)列存儲線與后續(xù)行存儲線之間成正比增加電流電平。這樣，分布在存儲陣列2005內(nèi)的AIN信號為15i，或者AIN＝15i或者i＝AIN/15。因此，對于存儲陣列2005的6個存儲元件配置，在存儲線C1、C2、C3、R1、R2之間將輸入電流AIN分別成正比分路為i、2i、3i、3i、6i。MRME 2041接收總電流4i，MRME 2045接收電流5i，MRME 2049接收電流6i，MRME 2043接收總電流7i，MRME2047接收總電流8i，MRME 2051接收總電流9i。這樣，MRME 2041-2051接收從一行存儲線到下一行存儲線以及從一列存儲線到下一列存儲線成正比增加的電流。
配置信號處理塊1901以將模擬輸入信號放大或者衰減到適當(dāng)范圍，以利用模擬分路器電路系統(tǒng)1903在存儲陣列1905內(nèi)將其分路，從而編程正比數(shù)量的位。為了說明基本概念，對模擬分路器電路系統(tǒng)2003、存儲陣列2005以及讀出邏輯2009的配置進(jìn)行了簡化。然而，請注意，最低有效列存儲線C1可以具有多個晶體管以分路電流，而不是一個晶體管，其中對于相鄰列存儲線C2、C3等，將晶體管的數(shù)量增加1。在存儲陣列2005上正確分布行存儲線R1、R2等的驅(qū)動電路系統(tǒng)以提供較線性的配置。因此，配置信號處理塊1901以提供適當(dāng)范圍的AIN信號，從而在寫操作期間對存儲陣列2005上的正比數(shù)量的位進(jìn)行編程。
請注意，在攜帶大致同樣數(shù)量的電流方面，每個晶體管2011-2039與其它晶體管基本等效。在變換實(shí)施例中，可以對每列存儲線和每行存儲線設(shè)置一個晶體管或者電流晶體管，其中按比例縮放該晶體管的物理區(qū)域以吸收正比數(shù)量的電流，從而以線性方式編程存儲陣列2005。
在控制邏輯1907確證R/W信號高以表示讀操作時，驅(qū)動電路系統(tǒng)晶體管2011-2039被斷開，讀出邏輯2009確證字線信號WL1、WL2等以觸發(fā)存儲陣列2005內(nèi)的晶體管2053-2063。讀出邏輯2009還以上述同樣的方式使電流源或電壓源(未示出)被確證到存儲陣列2005。然后，存儲邏輯2009檢測施加在每列存儲線C1、C2、C3等上的電流或電壓。具體地說，MRAM讀出電路系統(tǒng)2065讀C1存儲線，MRAM讀出電路系統(tǒng)2067讀C2存儲線，MRAM讀出電路系統(tǒng)2069讀C3存儲線，等等。因此，每個MRAM讀出電路系統(tǒng)2065-2069數(shù)字地將沿各列存儲線的存儲元件的編程邏輯狀態(tài)組合在一起，以獲得DOUT信號的相應(yīng)位。在一個實(shí)施例中，各MRAM讀出電路系統(tǒng)對具有諸如邏輯1的預(yù)定邏輯狀態(tài)的存儲元件進(jìn)行計(jì)數(shù)。作為一種選擇，讀出邏輯2009利用對分搜索或者順序搜索來計(jì)數(shù)邏輯狀態(tài)。
圖21是示出ADC 1900的運(yùn)行過程的流程圖。在第一方框2101內(nèi)，信號處理塊1901接收模擬輸入信號。在下一個方框2103，如上所述，信號處理塊1901進(jìn)行信號處理，并且信號處理塊1901確證AIN信號。在下一個方框2105，模擬分路器電路系統(tǒng)1903將AIN信號分路為多個行存儲線電流和列存儲線電流，行存儲線電流和列存儲線電流被施加到存儲陣列1905。在下一個方框2107，確證寫入信號以編程存儲陣列1905的各存儲元件。在下一個方框2109，確證R/W信號以起動讀操作，而且讀出邏輯1909讀存儲陣列1905以產(chǎn)生DOUT信號。在下一個方框2111，數(shù)字處理模塊1911對DOUT信號進(jìn)行必要數(shù)字處理以在需要時進(jìn)一步產(chǎn)生數(shù)字輸出信號或OTHER信號。
圖22是采用磁阻存儲技術(shù)實(shí)現(xiàn)的鎖相環(huán)(PLL)電路2200的原理圖。確證基準(zhǔn)電壓信號VREF的基準(zhǔn)電壓源2201連接到包括多個可編程電阻器2203、2205、2207、2209、2211、2213和2215的存儲陣列的一端?？删幊屉娮杵?203-2215連接在VREF信號與地之間，并形成分壓器結(jié)點(diǎn)2216。利用一個或者多個MRME以上述描述的實(shí)現(xiàn)可編程電阻電路(例如可編程電阻電路500、600)的同樣方式實(shí)現(xiàn)每個可編程電阻器2203-2215。對于PLL電路2200，一對或者多對可編程電阻器2205-2215分別形成分壓器電路，而且可以以實(shí)現(xiàn)可編程分壓器電路900的同樣方式實(shí)現(xiàn)一對或者多對可編程電阻器2205-2215。
具體地說，可編程電阻器2209和2211構(gòu)成位于電壓結(jié)點(diǎn)2216兩側(cè)的第一分壓器，其中電阻器2209是上分壓器(UPPER DIVIDER)，而2211是下分壓器(LOWER DIVIDER)。頻率選擇寄存器2217存儲用于編程可編程電阻器2209和2211的頻率選擇值?？删幊屉娮杵?207和2213構(gòu)成位于電壓結(jié)點(diǎn)2216兩側(cè)的第二分壓器，其中電阻器2207是上顫動(UPPER DITHERING)可編程電阻器，而電阻器2213是下顫動(LOWER DITHERING)可編程電阻器。誤差信號作為誤差值用于編程可編程電阻器2207和2213。在變換實(shí)施例中，誤差值可以改用作頻率選擇值以編程可編程電阻器2209、2211，其中不需要頻率選擇寄存器2217以及電阻器2207和2213?？删幊屉娮杵?205和2215構(gòu)成位于電壓結(jié)點(diǎn)2216兩側(cè)的第三分壓器，其中電阻器2205是上微調(diào)(UPPER TRIM)可編程電阻器，而電阻器2215是下微調(diào)(LOWER TRIM)可編程電阻器。微調(diào)選擇寄存器2219存儲用于編程可編程電阻器2205和2215的修正值。可以將修正值編程到微調(diào)選擇寄存器2219用于進(jìn)行校準(zhǔn)。
將VREF信號送到模數(shù)轉(zhuǎn)換器(ADC)2221的輸入端，模數(shù)轉(zhuǎn)換器2221的輸出用于控制可編程電阻器2203。這樣，ADC 2221和可編程電阻器2203用作電壓補(bǔ)償器以對VREF信號的變化進(jìn)行補(bǔ)償。例如，如果VREF信號升高(或者降低)，則利用ADC 2221增加(或者降低)可編程電阻器2203的電阻以在剩余部分的串聯(lián)可編程電阻器2205-2215上保持恒壓?？梢砸詫?shí)現(xiàn)ADC 1900同樣的方式實(shí)現(xiàn)ADC 2221。
電壓結(jié)點(diǎn)2216產(chǎn)生被稱為控制的電壓控制信號，將該電壓控制信號送到壓控振蕩器(VCO)2223。VCO 2223確證與控制信號成正比的輸出時鐘信號CLK OUT。將CLK OUT信號送到控制邏輯2225，控制邏輯2225接收基準(zhǔn)時鐘信號REF CLK并編程控制邏輯2225內(nèi)的顫動選擇寄存器2227。利用測量CLK OUT與REF CLK之間的相位差的誤差值編程顫動選擇寄存器2227。顫動選擇寄存器2227內(nèi)的誤差值用于產(chǎn)生誤差信號，提供該誤差信號以編程可編程電阻器2207和2213。CLK OUT信號的頻率通常比送到控制邏輯2227的REF CLK信號的頻率大幾倍。
在運(yùn)行過程中，利用表示CLK OUT信號的要求頻率的值編程頻率選擇寄存器2217。產(chǎn)生的控制信號的適當(dāng)電壓電平與VCO 2223接近，VCO 2223產(chǎn)生的CLK OUT信號的頻率接近要求的輸出頻率。REF CLK信號提供低頻基準(zhǔn)以保持并控制CLK OUT信號的頻率?？刂七壿?227測量相位差并產(chǎn)生指出CLK OUT信號的誤差的誤差信號。誤差信號調(diào)節(jié)可編程電阻器2207和2213以進(jìn)一步調(diào)節(jié)控制信號，控制信號通過VCO 2223進(jìn)一步調(diào)節(jié)CLK OUT信號。
微調(diào)選擇寄存器2219存儲修正值，該修正值用于編程可編程電阻器2205和2215以調(diào)節(jié)PLL電路2200的工作點(diǎn)。在一個實(shí)施例中，為了補(bǔ)償制造偏差或者為了校準(zhǔn)工作點(diǎn)，在制造廠預(yù)編程微調(diào)選擇寄存器2219。作為一種選擇，PLL電路2200的買方預(yù)編程微調(diào)選擇寄存器2219以將該電路微調(diào)到整個系統(tǒng)要求的值。作為一種選擇，在需要時，可以在運(yùn)行過程中在系統(tǒng)內(nèi)編程微調(diào)選擇寄存器2219以移位PLL電路2200的工作點(diǎn)，從而進(jìn)行校準(zhǔn)。
圖23是可以用作參考PLL電路2200說明的任何一個分壓器的分壓器2300的原理圖。具體地說，多個MRME 2301、2303、2305、2307、2309、2311、2313和2315的電阻值串聯(lián)在節(jié)點(diǎn)A與C之間，而且在節(jié)點(diǎn)A與C之間的MRME 2307與2309之間具有中間電壓結(jié)點(diǎn)，即節(jié)點(diǎn)B。具體地說，MRME 2301、2303、2305和2307連接在節(jié)點(diǎn)A與B之間構(gòu)成位于節(jié)點(diǎn)B的電壓結(jié)點(diǎn)一側(cè)的可變電阻電路，而MRME 2309、2311、2313和2315連接在節(jié)點(diǎn)B與C之間構(gòu)成位于節(jié)點(diǎn)B的另一側(cè)的另一個可變電阻電路。請注意，盡管示出8個MRME2301-2315，其中同樣數(shù)量的4個MRME位于節(jié)點(diǎn)B的兩側(cè)，但是，顯然，可以采用任意數(shù)量的MRME建立分壓器，而且電壓結(jié)點(diǎn)B兩側(cè)的MRME的數(shù)量可以相等也可以不等。
利用一列表示每個MRME 2301-2315的電阻狀態(tài)的邏輯值，表示分壓器2300的多個狀態(tài)。第一狀態(tài)2317被表示為一列邏輯0，其中MRME 2301-2315全部被編程為具有電阻R0的邏輯0。除了MRME 2301被編程為具有電阻值R1的邏輯1外，下一個狀態(tài)2319相同。下一個狀態(tài)2321的相同之處在于，所有MRME 2301-2313被編程為邏輯0，但是其中的MRME 2315被編程為邏輯1。對后續(xù)狀態(tài)繼續(xù)以類似方式進(jìn)行編程，直到狀態(tài)2323，在狀態(tài)2323，所有MRME2301-2315被編程為具有電阻R1的邏輯1。在這種運(yùn)行方式中，每個狀態(tài)2317-2323在節(jié)點(diǎn)A與C之間具有的總電阻不同，其范圍在狀態(tài)2317的8R0與狀態(tài)2323的8R1之間。一些狀態(tài)可以具有同樣的總電阻，例如狀態(tài)2319和2321，盡管，節(jié)點(diǎn)A與B之間的電阻和節(jié)點(diǎn)B與C之間的電阻變化仍使節(jié)點(diǎn)B的電壓發(fā)生變化。
圖24是為了從一個電阻狀態(tài)到下一個電阻狀態(tài)在節(jié)點(diǎn)A與C之間保持固定電阻以不同模式運(yùn)行的分壓器2300的原理圖。所示的多個狀態(tài)2401、2403、2405、...2407示出一些但是代表所有此特定模式的狀態(tài)。此外，利用一列表示每個MRME 2301-2315的電阻狀態(tài)的邏輯值示出每個狀態(tài)。在狀態(tài)2401，上可編程電阻器的所有MRME 2301-2307編程為電阻值R0，而包括MRME 2309-2315的下可編程電阻器編程為電阻值R1。這樣，節(jié)點(diǎn)A與C之間的總電阻是4R0+4R1。在下一個狀態(tài)2403，將MRME 2301變?yōu)殡娮鑂1，而將MRME 2309變?yōu)殡娮鑂0，同時保持剩余MRME不變。節(jié)點(diǎn)A與C之間的總電阻，對于狀態(tài)2403與對于狀態(tài)2401相同，即4R0+4R1。盡管如此，上電阻的電阻已經(jīng)升高，而下電阻的電阻已經(jīng)降低，因此節(jié)點(diǎn)B的電壓被降低。在下一個狀態(tài)2405，MRME 2303被變?yōu)镽1，而MRME被變?yōu)镽0。此外，節(jié)點(diǎn)A與C之間的總電阻是4R0+4R1，而節(jié)點(diǎn)B的電壓被進(jìn)一步降低。在最后一個狀態(tài)2407，位于上部的所有MRME 2301-2307均被編程為電阻R1，而將下部的MRME 2309-2315編程為電阻R0。此外，節(jié)點(diǎn)A與C之間的總電阻保持在4R0+4R1，而且與所有其它狀態(tài)2401-2405相同。對于在節(jié)點(diǎn)A與C之間確證的給定基準(zhǔn)電壓，節(jié)點(diǎn)B的電壓在狀態(tài)2407最低，而在狀態(tài)2401最高。
可以認(rèn)為，如圖24所示的以固定總電阻方式工作的分壓器2300的好處在于，通過在電阻串聯(lián)陣列與基準(zhǔn)電壓之間保持固定阻抗匹配并提供可編程電壓，提高精度。
圖25是利用電流可控振蕩器2517代替VCO 2223的PLL電路2500的方框圖。PLL電路2500包括基準(zhǔn)電壓源2501，基準(zhǔn)電壓源2501將基準(zhǔn)電壓信號VREF送到模數(shù)轉(zhuǎn)換器(ADC)2503和可變電流源2515。可以采用磁阻存儲元件或MRME，以實(shí)現(xiàn)上述描述的ADC 1900的同樣方式實(shí)現(xiàn)ADC 2503?？梢岳么抛璐鎯υ騇RME，以實(shí)現(xiàn)上述描述的可編程電流源700或800的同樣方式實(shí)現(xiàn)可變電流源2515。
將ADC 2503的輸出送到可編程電路2505的電壓補(bǔ)償部分2513?？删幊屉娐?505包括多個控制電路系統(tǒng)、邏輯和諸如寄存器等的存儲器，該存儲器用于存儲用于編程可變電流源2515的靜態(tài)數(shù)字值和可編程數(shù)字值。可編程電路2505還可以包括磁阻存儲元件或MRME?？勺冸娏髟?515確證相應(yīng)電流輸出IOUT到ICO 2515，ICO 2515產(chǎn)生相應(yīng)輸出時鐘信號CLK OUT。頻率控制邏輯2519檢測CLK OUT信號，它還接收基準(zhǔn)時鐘信號REF CLK。頻率控制邏輯2519確證被稱為誤差的誤差值到可編程電路2505的顫動部分2507。通過系統(tǒng)總線2521，可以編程可編程電路2505的頻率選擇部分2509和微調(diào)部分2511。
PLL電路2500的運(yùn)行過程與PLL電路2200的運(yùn)行過程相同。顫動部分2507、頻率選擇部分2509、微調(diào)部分2511以及電壓補(bǔ)償部分2513分別包括作為用于周期性編程或者連續(xù)編程可變電流源2515的集合值提供的相應(yīng)各值?？梢杂蒔LL電路2500的制造商、買方預(yù)編程微調(diào)部分2515，或者在運(yùn)行過程中，以對微調(diào)選擇寄存器2219描述的類似方式編程微調(diào)部分2515。因此，微調(diào)部分2515可以是用于調(diào)節(jié)PLL電路2500的工作點(diǎn)的靜態(tài)值或動態(tài)值。電壓源2501將原始基準(zhǔn)電壓VREF送到可變電流源2515以確定送到ICO 2517的IOUT信號的振幅。ADC 2503和可編程電路2505的電壓補(bǔ)償部分2513以上述對PLL電路2200的ADC 2221和可編程電阻器2203描述的類似方式，對VREF信號的變化提供補(bǔ)償。電壓補(bǔ)償部分2513可以包括預(yù)定靜態(tài)值，而且還可以包括用于跟蹤VREF信號的任何變化的動態(tài)部分。
利用數(shù)字頻率選擇值編程頻率選擇部分2509以確定CLK OUT信號的要求頻率。可編程電路2505產(chǎn)生的集合值周期性編程或者連續(xù)編程可變電流源2515?？勺冸娏髟?515根據(jù)集合值確證IOUT信號。頻率控制邏輯2519檢測REF CLK信號與CLK OUT信號之間的相位差并確證誤差信號以調(diào)節(jié)顫動部分2507。這樣，CLK OUT信號保持在要求的頻率而且與REF CLK信號同相。
在以上的說明中，參考特定實(shí)施例對本發(fā)明進(jìn)行了說明。然而，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員明白，在以下的權(quán)利要求所述的本發(fā)明范圍內(nèi)，可以對它們進(jìn)行各種修改和變化。因此，以上說明和附圖被認(rèn)為具有說明性意義，而沒有限制性意義，而且所有這些修改均屬于本發(fā)明范圍。盡管針對特定電導(dǎo)類型或電位極性，對本發(fā)明進(jìn)行了描述，但是熟練技術(shù)人員明白可以將電導(dǎo)類型和電位極性反向。
以上針對特定實(shí)施例對本發(fā)明的好處、其它優(yōu)點(diǎn)以及解決問題的方案進(jìn)行了說明。然而，不將這些好處、優(yōu)點(diǎn)、解決問題的方案以及產(chǎn)生任何一項(xiàng)好處、優(yōu)點(diǎn)或解決方案或者使任何一項(xiàng)好處、優(yōu)點(diǎn)或解決方案更明顯的要素理解為一項(xiàng)或全部權(quán)利要求的主要、需要的或者實(shí)質(zhì)特征或要素。在此，術(shù)語“包括”或其任何變形的本意均是非排他性包括，即包括一系列要素的處理過程、方法、物品或者設(shè)備并不僅僅包括這些要素，而且還可以包括未明確列出的或者是這些處理過程、方法、物品或者設(shè)備固有的其它要素。
權(quán)利要求
1.一種采用磁阻存儲技術(shù)的系統(tǒng)，該系統(tǒng)包括至少一個邏輯模塊；以及至少一個模擬功能模塊，每個模擬功能模塊包括多個連接在一起用于執(zhí)行各模擬功能的多態(tài)磁阻存儲元件；該至少一個邏輯模塊和該至少一個模擬功能模塊連接在一起以執(zhí)行處理過程。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中該至少一個邏輯模塊包括多個多態(tài)磁阻存儲元件。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中邏輯模塊包括磁阻存儲器。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中該至少一個模擬功能模塊實(shí)現(xiàn)從模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、可編程電壓源、可編程電流源、可編程電阻元件以及鎖相環(huán)中選擇的其中的一個。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中該至少一個模擬功能模塊包括多個模擬功能模塊，每個模擬功能模塊實(shí)現(xiàn)從模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、可編程電壓源、可編程電流源、可編程電阻元件以及鎖相環(huán)中選擇的其中的一個。
6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中在多片模塊上實(shí)現(xiàn)該至少一個邏輯模塊和該至少一個模擬功能模塊。
7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中在多片板上實(shí)現(xiàn)該至少一個邏輯模塊和該至少一個模擬功能模塊。
8.一種采用磁阻存儲技術(shù)的集成電路，該集成電路包括至少一個邏輯模塊；以及至少一個模擬功能模塊，每個模擬功能模塊包括多個連接在一起用于執(zhí)行各模擬功能的多態(tài)磁阻存儲元件；該至少一個邏輯模塊和該至少一個模擬功能模塊連接在一起以執(zhí)行處理過程。
9.一種采用磁阻存儲技術(shù)的集成電路，該集成電路包括至少一個磁阻存儲模塊，其包括多個多態(tài)磁阻存儲元件；以及至少一個模擬功能模塊，每個模擬功能模塊包括多個連接在一起用于執(zhí)行各模擬功能的多態(tài)磁阻存儲元件；該至少一個存儲模塊和該至少一個模擬功能模塊連接在一起以執(zhí)行處理過程。
10.一種采用磁阻存儲技術(shù)的可編程電阻電路，該可編程電阻電路包括多個多態(tài)磁阻存儲元件；多個可編程分段，連接在一起形成具有第一端和第二端的電阻電路，每個分段包括至少一個多個多態(tài)磁阻存儲元件之一，而且每個分段至少具有一個控制輸入以選擇其狀態(tài)；選擇邏輯，連接到多個可編程分段的每一個，該選擇邏輯被連接到電阻電路的每個分段的至少一個控制輸入以在電阻電路的第一端與第二端之間獲得編程電阻；以及源信號，其被施加到電阻電路，該電阻電路產(chǎn)生一個輸出信號，該輸出信號是電阻電路內(nèi)的多個多態(tài)磁阻存儲元件分別產(chǎn)生的信號的組合。
11.根據(jù)權(quán)利要求10所述的可編程電阻電路，該可編程電阻電路進(jìn)一步包括旁路邏輯，該旁路邏輯被連接以在第一端與第二端之間選擇性地旁路多個可編程分段中的任何一個分段。
12.根據(jù)權(quán)利要求11所述的可編程電阻電路，其中旁路邏輯進(jìn)一步包括復(fù)用邏輯，其連接在多個可編程分段的各連續(xù)可編程分段之間。
13.根據(jù)權(quán)利要求12所述的可編程電阻電路，其中該旁路邏輯進(jìn)一步包括旁路存儲元件，其被連接到復(fù)用邏輯；并且該旁路存儲元件被編程以控制復(fù)用邏輯從而選擇性地在第一端與第二端之間旁路多個可編程分段中的任何一個分段。
14.根據(jù)權(quán)利要求10所述的可編程電阻電路，該可編程電阻電路進(jìn)一步包括多個開關(guān)器件，連接每個開關(guān)器件以選擇性地去除多個可編程分段中的相應(yīng)一個分段。
15.根據(jù)權(quán)利要求14所述的可編程電阻電路，該可編程電阻電路進(jìn)一步包括存儲器件，該存儲器件被連接以控制每個開關(guān)器件，從而選擇性地在第一端與第二端之間旁路多個可編程分段中的任何分段。
16.一種采用磁阻存儲技術(shù)的可編程電流源，該可編程電流源包括多個多態(tài)磁阻存儲元件；多個可編程分段，所述多個可編程分段連接在一起形成具有第一端和第二端的電阻電路，每個分段包括至少多個多態(tài)磁阻存儲元件其中之一，而且每個分段至少具有一個控制輸入以選擇其狀態(tài)；電壓源，該電壓源被連接以在第一和第二端兩端施加基準(zhǔn)電壓；以及選擇邏輯，分別連接到多個可編程分段的每一個，該選擇邏輯被連接到電阻電路每個分段的至少一個控制輸入以在第一端與第二端之間獲得可編程電流，該可編程電流包括電阻電路中的多個多態(tài)磁阻存儲元件的每一個產(chǎn)生的各電流信號的組合。
17.一種采用磁阻存儲技術(shù)的可編程電壓源，該可編程電壓源包括多個多態(tài)磁阻存儲元件；第一多個可編程分段，連接在一起以在第一端與電壓結(jié)點(diǎn)端之間形成第一電阻電路，每個分段包括至少一個多態(tài)磁阻存儲元件，而且每個分段至少具有一個控制輸入以選擇其狀態(tài)；第二多個可編程分段，連接在一起以在電壓結(jié)點(diǎn)端與第二端之間形成第二電阻電路，每個分段包括至少一個多態(tài)磁阻存儲元件，而且每個分段至少具有一個控制輸入以選擇其狀態(tài)；電壓源，用于確證第一和第二電阻電路上的第一端與第二端之間的基準(zhǔn)電壓；以及選擇邏輯，其被連接到每個第一電阻電路和第二電阻電路的多個可編程分段的至少一個控制輸入，其中選擇邏輯編程電阻電路的每個分段以在電壓結(jié)點(diǎn)獲得可編程電壓。
18.一種采用磁阻存儲技術(shù)的可編程振蕩器，該可編程振蕩器包括存儲陣列，包括多個多態(tài)磁阻存儲元件，根據(jù)頻率選擇值將存儲陣列編程到多態(tài)中任何之一，而且該存儲陣列提供對應(yīng)于頻率選擇值的輸出信號；以及可變振蕩器，其被連接到存儲陣列，用于提供對應(yīng)于輸出信號的頻率信號。
19.根據(jù)權(quán)利要求18所述的可編程振蕩器，該可編程振蕩器進(jìn)一步包括頻率控制塊，用于接收基準(zhǔn)時鐘信號和頻率信號，然后產(chǎn)生頻率選擇值。
20.根據(jù)權(quán)利要求18所述的可編程振蕩器，該可編程振蕩器進(jìn)一步包括頻率控制塊，用于接收基準(zhǔn)時鐘信號和頻率信號，然后產(chǎn)生誤差值，該誤差值可以應(yīng)用于頻率選擇值以編程存儲陣列。
21.根據(jù)權(quán)利要求20所述的可編程振蕩器，該可編程振蕩器進(jìn)一步包括部分存儲陣列，其被編程以進(jìn)行校準(zhǔn)。
22.根據(jù)權(quán)利要求21所述的可編程振蕩器，該可編程振蕩器進(jìn)一步包括基準(zhǔn)源，用于對存儲陣列提供基準(zhǔn)信號；以及補(bǔ)償電路，用于接收基準(zhǔn)信號并提供補(bǔ)償值，該補(bǔ)償值可以應(yīng)用于頻率選擇值和誤差值以編程存儲陣列。
23.一種采用磁阻存儲技術(shù)的可編程振蕩器，該可編程振蕩器包括磁阻分壓器存儲陣列，其根據(jù)頻率選擇值被編程，而且它在分壓器結(jié)點(diǎn)提供對應(yīng)于頻率選擇值的輸出信號；以及壓控振蕩器，其被連接到存儲陣列，用于提供對應(yīng)于輸出信號的頻率信號。
24.一種采用磁阻存儲技術(shù)的可編程振蕩器，該可編程振蕩器包括磁阻存儲陣列，被配置為可變電流源，根據(jù)頻率選擇值對其進(jìn)行編程，而且它提供對應(yīng)于頻率選擇值的輸出電流信號；以及電流可控振蕩器，被連接到存儲陣列，用于提供對應(yīng)于輸出電流信號的頻率信號。
25.一種采用磁阻存儲技術(shù)的數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器包括存儲陣列，包括多個多態(tài)磁阻存儲元件；控制邏輯，連接到存儲陣列，用于接收數(shù)字輸入值并用于編程存儲陣列內(nèi)的多個多態(tài)磁阻存儲陣列中的若干個多態(tài)磁阻存儲元件，其中被編程的多態(tài)磁阻存儲元件的數(shù)量與數(shù)字輸入值成正比；源，用于選擇性地將基準(zhǔn)信號施加到存儲陣列內(nèi)的多個多態(tài)磁阻存儲元件；以及輸出端，用于將通過施加基準(zhǔn)信號由多個多態(tài)磁阻存儲元件分別產(chǎn)生的信號組合在一起以產(chǎn)生模擬輸出信號。
26.一種利用磁阻存儲技術(shù)將數(shù)字輸入值轉(zhuǎn)換為模擬輸出信號的方法，該方法包括接收數(shù)字值；編程若干個多態(tài)磁阻存儲元件，被編程的多態(tài)磁阻存儲元件的數(shù)量與數(shù)字值成正比；施加基準(zhǔn)信號；以及將存儲陣列內(nèi)的多個多態(tài)磁阻存儲元件分別產(chǎn)生的信號組合為模擬輸出信號。
27.一種采用磁阻存儲技術(shù)的模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器包括存儲陣列，包括多個多態(tài)磁阻存儲元件；以及編程邏輯，用于接收模擬信號并在多個多態(tài)磁阻存儲元件之間成比例地分配模擬信號以編程存儲陣列。
28.一種模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器包括存儲陣列，該存儲陣列包括多個列存儲線；多個行存儲線；以及多個多態(tài)磁阻存儲元件，它們沿多個列存儲線和行存儲線分布以形成存儲陣列；信號處理塊，用于接收模擬信號并提供相應(yīng)模擬電流信號；模擬分路器電路系統(tǒng)，連接到存儲陣列和信號處理塊，它在多個列存儲線和行存儲線之間成比例地分配模擬電流信號以將存儲陣列中正比數(shù)量的多個多態(tài)磁阻存儲元件編程到第一邏輯狀態(tài)；以及讀出邏輯，連接到存儲陣列，它用數(shù)字方法將被編程為第一邏輯狀態(tài)的、存儲陣列的多個多態(tài)磁阻存儲元件組合在一起以獲得輸出數(shù)字值。
29.一種利用磁阻存儲技術(shù)將模擬信號轉(zhuǎn)換為數(shù)字值的方法，該方法包括接收模擬信號；在被配置為存儲陣列的多個多態(tài)磁阻存儲元件之間成比例地分配模擬信號；以及從存儲陣列中讀出輸出數(shù)字值。
30.一種將模擬信號存儲到多態(tài)磁阻存儲元件的存儲陣列內(nèi)的方法，該方法包括接收模擬信號；以及在多個多態(tài)磁阻存儲元件之間成比例地分配模擬信號以編程存儲陣列。
31.一種磁阻存儲陣列，該磁阻存儲陣列包括多個多態(tài)磁阻存儲元件，連接到存儲陣列內(nèi)，該存儲陣列具有易磁化軸和難磁化軸；至少一個第一存儲線，其沿易磁化軸連接到多個多態(tài)磁阻存儲元件的第一子集的預(yù)定范圍內(nèi)，該第一子集至少包括兩個存儲元件；第一電流源，連接到至少一個第一存儲線，該第一電流源包括可以施加第一電流電平的第一狀態(tài)，該第一電流電平產(chǎn)生足以單獨(dú)編程第一子集內(nèi)的每個多態(tài)磁阻存儲元件的邏輯狀態(tài)的磁場。
32.一種磁阻存儲陣列，該磁阻存儲陣列包括存儲陣列，具有難磁化軸和易磁化軸，該存儲陣列包括沿易磁化軸的多個列存儲線和沿難磁化軸的多個行存儲線；多個多態(tài)磁阻存儲元件，被組成為存儲陣列，每個存儲元件均連接在相應(yīng)列存儲線的第一預(yù)定范圍內(nèi)并沿著相應(yīng)列存儲線而且連接在相應(yīng)行存儲線的第二預(yù)定范圍內(nèi)而且沿著相應(yīng)行存儲線，每個列存儲線包括至少兩個存儲元件；列驅(qū)動電路系統(tǒng)，連接到多個列存儲線，對該列驅(qū)動電路系統(tǒng)進(jìn)行配置以將沿任何一條列存儲線的各存儲元件單獨(dú)地編程為第一邏輯狀態(tài)或第二邏輯狀態(tài)；以及行驅(qū)動電路系統(tǒng)，連接到多個行存儲線，對該行驅(qū)動電路系統(tǒng)進(jìn)行配置以在結(jié)合列驅(qū)動電路系統(tǒng)組合使用它時，將沿任何一條列存儲線的各存儲元件編程為第一邏輯狀態(tài)或者第二邏輯狀態(tài)。
33.一種編程磁阻存儲陣列的方法，該磁阻存儲陣列包括存儲陣列內(nèi)的多個多態(tài)磁阻存儲元件，該存儲陣列包括易磁化軸和難磁化軸，而且在預(yù)定范圍內(nèi)將存儲線連接到沿易磁化軸的多個多態(tài)磁阻存儲元件的子集，該方法包括沿存儲線施加電流，該電流產(chǎn)生的磁場的第一強(qiáng)度足以單獨(dú)編程連接在存儲線預(yù)定范圍內(nèi)的所有多態(tài)磁阻存儲元件；以及將電流產(chǎn)生的磁場降低到低于第一強(qiáng)度的第二強(qiáng)度，該第二強(qiáng)度不能單獨(dú)編程連接在存儲線預(yù)定范圍內(nèi)的任何一個多態(tài)磁阻存儲元件。
全文摘要
一個或者多個多態(tài)磁阻存儲元件(MRME)(113)用作在相應(yīng)模擬功能模塊內(nèi)實(shí)現(xiàn)的各種模擬功能部件的基本組成部件。將各MRME(113)配置為存儲陣列以建立可編程電阻元件(500)、可編程電壓源(900)、可編程電流源(700)、模數(shù)轉(zhuǎn)換器(ADC)(1900)、數(shù)模轉(zhuǎn)換器(DAC)(1200)、鎖相環(huán)(PLL)(2200)以及各種其它模擬功能模塊。利用系統(tǒng)(101)內(nèi)的至少一個其它邏輯模塊(107)將各磁阻模擬功能模塊(113)連接在一起以執(zhí)行處理過程。如果在IC上實(shí)現(xiàn)時，則可以利用相同的或者不同的制造方法分別實(shí)現(xiàn)每個模塊(113)。可以以任意要求的方式，例如磁阻存儲技術(shù)或者可以提供完全系統(tǒng)設(shè)計(jì)靈活性的任何類型的其它技術(shù)實(shí)現(xiàn)其它邏輯模塊(107)。可以在任意一個或者多個集成電路(IC)、芯片、多片模塊、印刷電路板(PCB)等上實(shí)現(xiàn)系統(tǒng)(101)。
文檔編號G11C11/15GK1470060SQ01816541
公開日2004年1月21日 申請日期2001年9月13日 優(yōu)先權(quán)日2000年9月29日
發(fā)明者約翰·P·漢森, 埃瑞克·J·薩爾特, J 薩爾特, 約翰 P 漢森 申請人:摩托羅拉公司