專利名稱：存儲器裝置的位線選擇信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)一種半導(dǎo)體存儲器裝置的位線選擇信號發(fā)生器，特別是有關(guān)一種半導(dǎo)體存儲器裝置的位線選擇信號發(fā)生器，以增進(jìn)半導(dǎo)體存儲器裝置的高速操作。
背景技術(shù)：
在現(xiàn)代半導(dǎo)體存儲器裝置的設(shè)計(jì)當(dāng)中，高速度與高度集成化是兩個(gè)關(guān)鍵的技術(shù)要素。然而，在存儲器裝置變成高度集成化時(shí)，要滿足每個(gè)與速度有關(guān)的參數(shù)的規(guī)格變得更為困難。例如，高度集成化存儲器裝置的信號線被拉伸而變得更為細(xì)，由此引起更多的RC延遲的趨勢，使得滿足與速度有關(guān)的參數(shù)更為困難。
另外一個(gè)滿足在半導(dǎo)體存儲器裝置中與速度有關(guān)參數(shù)的不可忽略的要素是，在半導(dǎo)體存儲器裝置中最優(yōu)地使從位線傳送數(shù)據(jù)(data)至局部線路(localline)的時(shí)間最小化。
圖1表示在存儲器裝置中所采用的使得數(shù)據(jù)從位線(以BIT，/BIT表示)傳送至局部輸入/輸出線路(以LIO，/LIO表示)的位線選擇信號發(fā)生器102。如圖1所示，一讀出放大器100設(shè)于位線BIT，/BIT之間。此位線BIT，/BIT與局部輸入/輸出線路LIO，/LIO通過列晶體管11、12分開。
列晶體管11、12的柵極連接至由位線選擇信號發(fā)生器102所輸出的位線選擇信號Yi。位線選擇信號Yi使能(enable)特定的列晶體管11、12，其對應(yīng)著依照輸入至列譯碼器200的列地址所選擇的位線，如圖2所示。
如圖2所示，位線選擇信號發(fā)生器102包括列譯碼器200，其有NAND柵極21和反向器22。NAND柵極21接收列地址信號，而反向器22將NAND柵極21的輸出信號反向?；贜AND柵極21輸出信號，產(chǎn)生了位線選擇信號Yi。在這點(diǎn)上，位線選擇信號Yi也可被理解為列地址譯碼器信號。
圖2的NAND柵極21和反向器22由外部電源電壓VEXT所驅(qū)動(dòng)，該外部電源電壓VEXT也是存儲器裝置的驅(qū)動(dòng)電壓。因此，可以使能列晶體管11、12的位線選擇信號Yi的電壓與VEXT的電壓相同。
一與速度相關(guān)參數(shù)以tAA表示，該參數(shù)測量半導(dǎo)體存儲器裝置響應(yīng)讀出命令而輸出數(shù)據(jù)所需的時(shí)間。一個(gè)影響tAA的主要因素是列晶體管11、12(圖1)的驅(qū)動(dòng)能力。如上所述，列晶體管11、12被位線選擇信號發(fā)生器102所產(chǎn)生的位線選擇信號Yi使能。當(dāng)列晶體管11、12的驅(qū)動(dòng)能力變高時(shí)，從位線BIT，/BIT傳送數(shù)據(jù)至局部線路LIO，/LIO的速度就會變得較快。
通常，將作為存儲器裝置自身驅(qū)動(dòng)電壓的外部電源電壓VEXT施加至列晶體管11、12的柵極，作為位線選擇信號Yi。在DDR SDRAM中VEXT為2.5伏；因此，在DDR SDRAM中的位線選擇信號Yi的電壓也是2.5伏。應(yīng)用2.5伏以對在DDR SDRAM中的列晶體管11、12使能，以便在技術(shù)上不會有操作列晶體管11、12的問題。
然而，在下一代的半導(dǎo)體存儲裝置，例如使用的外部電源電壓VEXT為小于2.5伏(典型的是小于1.8伏)的DDR2 SDRAM，即有技術(shù)上的問題。因此，在下一代的存儲器裝置中，施加于列晶體管的柵極的Yi信號的電平將小于1.8伏，并由此當(dāng)將其與DDR SDRAM的tAA比較時(shí)表現(xiàn)出非常壞的tAA。

發(fā)明內(nèi)容
本發(fā)明即是要解決上述之缺點(diǎn)而發(fā)展出來的。故本發(fā)明及其等同物提供一種在任何半導(dǎo)體存儲器裝置中的高速操作所需要的、為了確保足夠的規(guī)格裕量(specification margin)的電路。本發(fā)明并增進(jìn)了從由一列地址所選擇之?dāng)?shù)據(jù)的信號傳送速度。
依照本發(fā)明的一個(gè)實(shí)施例的裝置，產(chǎn)生了用以使能連接半導(dǎo)體存儲器裝置中的位線和局部輸入/輸出線路的列晶體管的位線選擇信號。本發(fā)明的裝置至少包括列譯碼器和相連接的反向器的鏈。
列譯碼器對在讀取操作中所接收到的列地址信號譯碼。相連接的反向器的鏈，具有反向器鏈輸入端以接收從列譯碼器輸出的第一信號和反向器鏈輸出端以輸出第二信號來驅(qū)動(dòng)列晶體管。
基本上將第二信號電壓與第一信號電壓保持相同一預(yù)定時(shí)間。
在該預(yù)定時(shí)間之后，將第二信號電壓則保持在比第一信號電壓高的電壓，以增進(jìn)列晶體管的電流驅(qū)動(dòng)能力，其提高信號從位線傳送到局部輸入/輸出線的傳輸速度。
列譯碼器至少包括NAND柵極和與該NAND柵極連接的反向器。NAND柵極接收列地址信號。與該NAND柵極連接的反向器基于該NAND柵極的輸出信號來輸出第一信號，以便施加至NAND柵極和反向器的驅(qū)動(dòng)電壓基本上與第一信號的電壓相同。
反向器鏈至少包括偶數(shù)個(gè)串聯(lián)著的反向器。施加至反向器鏈的驅(qū)動(dòng)電壓基本上與第二信號的電壓相同在反向器鏈輸出端生成第一信號的所述預(yù)定時(shí)間由在鏈中串聯(lián)的反向器的個(gè)數(shù)決定。將第一和第二信號從反向器鏈輸出端輸出至柵極晶體管的整個(gè)持續(xù)時(shí)間基本上由施加到列譯碼器的列地址信號的持續(xù)時(shí)間確定。
本發(fā)明的其它目的、功效與優(yōu)點(diǎn)，參照下面的說明和附圖將會更為明了。


圖1為一種半導(dǎo)體存儲器裝置中所采用的傳統(tǒng)位線選擇信號發(fā)生器的功能方塊圖。
圖2為傳統(tǒng)位線選擇信號發(fā)生器的內(nèi)部電路圖。
圖3為依照本發(fā)明的一實(shí)施例的位線選擇信號發(fā)生器的內(nèi)部電路圖。
圖4為根據(jù)本發(fā)明的一實(shí)施例的位線選擇信號波形圖。
具體實(shí)施例方式
相同的附圖標(biāo)記表示說明書和/或附圖中相同組件。
一般，半導(dǎo)體存儲裝置在有效的命令(例如讀出命令)被發(fā)出以使能字線之后會輸出數(shù)據(jù)，以此，存儲器裝置輸出在對應(yīng)所選擇的列地址的特定位線上的可用數(shù)據(jù)。典型地，此列地址在讀出命令被發(fā)出的同時(shí)被輸入。在由列地址所選擇的位線上已經(jīng)成為可用的數(shù)據(jù)通過局部與全局線被傳送至數(shù)據(jù)輸出焊盤(pad)。
為了要使任何半導(dǎo)體存儲裝置(特別是高度集成化的半導(dǎo)體存儲裝置)中的速度參數(shù)tAA最佳化，本發(fā)明提供了對這些技術(shù)上挑戰(zhàn)的解決方案。通常，依照本發(fā)明的一個(gè)實(shí)施例的電路通過增進(jìn)連接位線與局部線路的列晶體管的操作性能來降低tAA。
圖3是依照本發(fā)明的一實(shí)施例的位線選擇信號發(fā)生器的內(nèi)部電路圖。如前所述，圖3的Yi可使得在存儲器裝置中的列晶體管(例如圖1中所示的11、12)發(fā)生作用，并且使得tAA有明顯的改進(jìn)。
請參圖3，依照本發(fā)明的一實(shí)施例的位線選擇信號發(fā)生器包括列譯碼器300與反向器鏈單元320。
為了說明方便，列譯碼器300與圖2所示的位線選擇信號發(fā)生器200相同；然而，也可以是其它的等效電路結(jié)構(gòu)。如圖3所示的列譯碼器300包含用以接收列地址信號的NAND柵極31和用以接收NAND柵極31的輸出信號的反向器32。
圖3所示的列譯碼器300的輸出節(jié)點(diǎn)(a)也是反向器鏈單元320的輸出節(jié)點(diǎn)(b)。該輸出節(jié)點(diǎn)(b)通過導(dǎo)體連接到輸出節(jié)點(diǎn)(a)。
反向器鏈單元320包含一個(gè)或更多個(gè)(典型的是偶數(shù)個(gè))反向器33、34。通過調(diào)整反向器33、34的個(gè)數(shù)，可調(diào)整延遲時(shí)間。反向器33的一個(gè)輸入端連接至節(jié)點(diǎn)(a)，而反向器34的輸出端連接至節(jié)點(diǎn)(b)。例如，串聯(lián)的偶數(shù)個(gè)反向器的鏈的輸入端連接至節(jié)點(diǎn)(a)，而同樣串聯(lián)著的偶數(shù)個(gè)反向器的鏈的輸出端連接至節(jié)點(diǎn)(b)。
具有節(jié)點(diǎn)(b)的電平的位線選擇信號Yi將施加至列晶體管的柵極(如圖1所示的列晶體管11、12的柵極，但在圖3中未示出)。
如圖3所示，外部電源電壓VEXT饋送至列譯碼器300以驅(qū)動(dòng)NAND柵極31與反向器32。另一方面，反向器33、34的驅(qū)動(dòng)電壓是不同的電壓VPP。這里，VPP的電平從內(nèi)部電壓發(fā)生器所產(chǎn)生，其高于外部電源電壓VEXT的電平。
外部電源電壓VEXT施加于列譯碼器300，由此，從列譯碼器300所輸出的在節(jié)點(diǎn)(a)的電壓為VEXT。然而，從反向器鏈單元320所輸出的在節(jié)點(diǎn)(b)的電壓為VPP，因?yàn)榉聪蚱?3、34的驅(qū)動(dòng)電壓為VPP(但位于一預(yù)定時(shí)間延遲處，根據(jù)在反向器鏈單元320中的反向器的數(shù)目可調(diào)整該時(shí)間延遲)。
將依照來自存儲器裝置的讀取命令所施加的列地址信號輸入到NAND柵極31。于是，反向器32輸出電壓VEXT，由此位線選擇信號Yi的電平即成為在節(jié)點(diǎn)(a)處的VEXT。
反向器32的輸出電壓施加至反向器鏈單元320。由此，在預(yù)定時(shí)間過后，從反向器34輸出的電平是VPP。即，位線選擇信號Yi的電平從VEXT上升至VPP。
當(dāng)位線選擇信號Yi的電平上升時(shí)，列晶體管的電流驅(qū)動(dòng)能力也會改進(jìn)。結(jié)果，縮短了位線與局部線路之間的電荷共享時(shí)間。由此，tAA縮短。
圖4為根據(jù)圖3所說明的本發(fā)明實(shí)施例的位線選擇信號Yi的波形圖。
如圖4所示，Yi的電平在預(yù)定的時(shí)間維持于電平VEXT，然后，在反向器鏈單元320的影響下，升高至電平VPP(見圖3)。據(jù)此，從位線選擇信號Yi的高電壓VPP變?yōu)榈碗娖降臅r(shí)刻依賴于輸入至列譯碼器300的地址信號改變的時(shí)刻。由此，位線選擇信號Yi的整個(gè)脈沖寬度是維持不變。
本發(fā)明的電路通過逐漸增加施加于列晶體管柵極的開啟電壓來增進(jìn)列晶體管的電流驅(qū)動(dòng)能力。通過讀出放大器(如圖1的100)，提高了到局部線路電壓(如LIO，/LIO)的經(jīng)放大的位線電壓的傳輸速度。本發(fā)明的電路因此可有效地用來改善位線與局部線路的電荷共享(charge sharing)速度，結(jié)果，tAA縮短。進(jìn)者，本發(fā)明的電路可用來減少局部線路與全局線路(global line)之間的電荷共享時(shí)間。
依照本發(fā)明的一實(shí)施例，在預(yù)定的時(shí)間延遲以后，反向器鏈單元320輸出一比列譯碼器300的輸出電壓高的電壓。由此，可實(shí)現(xiàn)反向器鏈單元320，以用于其它電路中，該其它電路需要比在預(yù)定延遲時(shí)間后要被輸出的列譯碼器320的輸出電壓的高的電壓。
如以上所述，本發(fā)明可提高施加于列晶體管的柵極的開啟電壓，且可改進(jìn)被列地址信號使能的列晶體管的操作特性。因此，本發(fā)明提供了在下一代的半導(dǎo)體存儲裝置中，例如DDR2 SDRAM，在高速操作上顯著的進(jìn)步和改進(jìn)。
盡管參照本發(fā)明的特定實(shí)施方式對本發(fā)明進(jìn)行了上述圖示和描述，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離由所附權(quán)利要求書所限定的本發(fā)明的精神和范圍的情況下，可以對本發(fā)明進(jìn)行形式和細(xì)節(jié)上的各種修改。
權(quán)利要求
1.一種在半導(dǎo)體存儲器裝置中用于生成位線選擇信號的裝置，該位線選擇信號是用來使能連接至位線和局部輸入/輸出線路的列晶體管，包括列譯碼器，用于對在讀取操作中所接收到的列地址信號譯碼；和相連接的反向器的鏈，具有反向器鏈輸入端以接收從列譯碼器輸出的第一信號，并具有反向器鏈輸出端以輸出第二信號來驅(qū)動(dòng)列晶體管，其中基本上將第二信號電壓與第一信號電壓保持相同一預(yù)定時(shí)間，且其中在該預(yù)定時(shí)間之后，將第二信號電壓則保持在比第一信號電壓高的電壓，以增進(jìn)列晶體管的電流驅(qū)動(dòng)能力并提高信號從位線傳送到局部輸入/輸出線的速度。
2.如權(quán)利要求1所述的裝置，其中所述列譯碼器包括NAND柵極，用于接收列地址信號；和與該NAND柵極連接的反向器，用于基于該NAND柵極的輸出信號來輸出第一信號；其中施加至NAND柵極和反向器的驅(qū)動(dòng)電壓基本上與第一信號的電壓相同。
3.如權(quán)利要求1所述的裝置，所述的反向器鏈包括偶數(shù)個(gè)串聯(lián)著的反向器，并且施加至反向器鏈的驅(qū)動(dòng)電壓基本上與第二信號的電壓相同。
4.如權(quán)利要求3所述的裝置，其中所述預(yù)定時(shí)間由在鏈中串聯(lián)的反向器的個(gè)數(shù)決定。
5.如權(quán)利要求4所述的裝置，其中將第一和第二信號從反向器鏈輸出端輸出至柵極晶體管的整個(gè)持續(xù)時(shí)間基本上由施加到列譯碼器的列地址信號的持續(xù)時(shí)間確定。
全文摘要
一種在半導(dǎo)體存儲器裝置中用于生成位線選擇信號的裝置，該位線選擇信號是用來使能連接至位線和局部輸入/輸出線路的列晶體管，至少包括列譯碼器和相連接的反向器的鏈。列譯碼器對在讀取操作中所接收到的列地址信號譯碼。相連接的反向器的鏈，具有反向器鏈輸入端以接收從列譯碼器輸出的第一信號和輸出端以輸出第二信號來驅(qū)動(dòng)列晶體管?；旧蠈⒌诙盘栯妷号c第一信號電壓保持相同一預(yù)定時(shí)間。在該預(yù)定時(shí)間之后，將第二信號電壓則保持在比第一信號電壓高的電壓，以增進(jìn)列晶體管的電流驅(qū)動(dòng)能力。這提高信號從位線傳送到局部輸入/輸出線的速度。
文檔編號G11C7/10GK1670862SQ20041005757
公開日2005年9月21日 申請日期2004年8月20日 優(yōu)先權(quán)日2004年3月18日
發(fā)明者金永守 申請人:海力士半導(dǎo)體有限公司