專利名稱：抑制存儲(chǔ)器陣列位線間漏電的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)一種半導(dǎo)體制造工藝，特別是關(guān)于可擦可編程只讀存儲(chǔ)器(EPROM)、快速EPROM(Flash EPROM)和快速電可擦可編程只讀存儲(chǔ)器(Flash EEPROM)等產(chǎn)品的制作技術(shù)。
背景技術(shù)：
圖3繪示現(xiàn)有的一種存儲(chǔ)器陣列示意圖，其至少包括字線302、304，以及位線312、314。假設(shè)我們將字線302與位線312關(guān)閉(off)，而選擇將字線304和位線314打開(kāi)(on)；此時(shí)理論上只有存儲(chǔ)單元320會(huì)打開(kāi)(on state)，而其它存儲(chǔ)單元應(yīng)該都是關(guān)閉的(off state)。然而，實(shí)際上，有些關(guān)閉的存儲(chǔ)單元，卻有可能因?yàn)橛新╇?leakage)的存在，而在進(jìn)行讀取(reading)時(shí)被認(rèn)定其有電流通過(guò)(其實(shí)是漏電)，而造成以為是開(kāi)啟狀態(tài)的誤判。
除了讀取之外，在進(jìn)行編程(programming)時(shí)，也可能因漏電的現(xiàn)象造成困擾。舉例來(lái)說(shuō)，如果我們要選取存儲(chǔ)單元320使其打開(kāi)(onstate)，但由于其本身有漏電的現(xiàn)象，使得我們施加的電壓在還沒(méi)有高到預(yù)設(shè)的電壓值時(shí)，就已經(jīng)將該存儲(chǔ)單元320打開(kāi)了。上述這些問(wèn)題常常是使組件產(chǎn)品失效(fail)的主要原因，因而亟待解決。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可改善存儲(chǔ)單元特性的抑制存儲(chǔ)器陣列位線間漏電的方法。
本發(fā)明的另一目的在于提供一種可防止位線至位線之間漏電(leakage)的抑制存儲(chǔ)器陣列位線間漏電的方法。
為了達(dá)到上述目的，本發(fā)明提供了一種抑制存儲(chǔ)器陣列位線間漏電的方法。首先，在一硅基底上形成多條字線。然后，在那些字線上沉積四乙基硅酸鹽(TEOS)氧化層。接著，回蝕刻該四乙基硅酸鹽氧化層，以于字線的側(cè)壁上形成間隙壁，此時(shí)字線之間的硅基底會(huì)因?yàn)榛匚g刻步驟而有損壞。然后，進(jìn)行位線的回火步驟。之后，在進(jìn)行位線的回火步驟后，以字線和間隙壁為掩膜，進(jìn)行一離子注入步驟，將硼離子注入字線之間的硅基底，以避免上述損壞造成漏電。
就另一角度而言，本發(fā)明可說(shuō)是提供了一種存儲(chǔ)器陣列制造方法。首先，提供一硅基底，硅基底具有多個(gè)位線。接著，在基底上形成多個(gè)字線。之后，在字線上沉積氧化層。然后，回蝕刻氧化層，以在字線的側(cè)壁上形成間隙壁。接著，對(duì)位線進(jìn)行回火步驟。在回火步驟之后，以字線和間隙壁為掩膜，進(jìn)行一離子注入步驟，將摻質(zhì)注入字線之間的硅基底中，以抑制位線之間(bit line to bit line)的漏電。
又從另一觀點(diǎn)來(lái)看，本發(fā)明可說(shuō)是提供了一種抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，是在存儲(chǔ)器陣列的字線兩側(cè)的氧化物間隙壁形成之后，以字線和氧化物間隙壁為掩膜，進(jìn)行一離子注入步驟，將摻質(zhì)注入字線之間的硅基底，以抑制可能發(fā)生在位線間的漏電。
本發(fā)明的優(yōu)點(diǎn)是本發(fā)明可得到較低的臨界電壓(thresholdvoltage)，并可使注入的摻質(zhì)(dopant)的分布可較為集中，不會(huì)輕易擴(kuò)散至信道區(qū)，而影響組件驅(qū)動(dòng)能力，進(jìn)而使窄線寬效應(yīng)的現(xiàn)象獲得改善。


下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明圖1繪示在某特定技術(shù)中，P-注入步驟是在多晶硅蝕刻步驟與之后，間隙壁(未顯示)形成步驟之前實(shí)施的(所謂P-是指P型離子的輕摻雜，例如硼摻質(zhì)、氟化硼(BF2)摻質(zhì)等)；圖2繪示本發(fā)明較佳實(shí)施例，其中P-注入步驟是在間隙壁形成步驟之后實(shí)施的，如此所得的摻質(zhì)分布較為集中；圖3繪示現(xiàn)有的一種存儲(chǔ)器陣列示意圖；圖4繪示現(xiàn)有的一種存儲(chǔ)器陣列示意圖；圖5其所繪示為根據(jù)本發(fā)明較佳實(shí)施例，一組字線的剖面示意圖；以及圖6其所繪示為根據(jù)本發(fā)明較佳實(shí)施例，一組字線的剖面示意圖。
圖中符號(hào)說(shuō)明
200硅基底202、204、206、208 字線202a、204a、206a、208a 間隙壁302、304 字線320存儲(chǔ)單元402第一種區(qū)域404第二種區(qū)域502、504 字線506熱擴(kuò)散現(xiàn)象508間隙壁具體實(shí)施方式
首先，我們必須找出漏電的位置及其成因。事實(shí)上，產(chǎn)生漏電的區(qū)域可能有兩種第一種是在字線(WL)底下的區(qū)域402；第二種是在非字線(non-WL)的區(qū)域404。如果我們?cè)谧志€上施加負(fù)偏壓，而發(fā)現(xiàn)原先測(cè)得的電流可被關(guān)閉，那么表示它是第一種區(qū)域402的漏電；反之，如果對(duì)字線施加負(fù)偏壓后，漏電仍存在，那么它就不是第一種區(qū)域402的漏電。
此外，如果我們對(duì)基底施加負(fù)偏壓，而漏電就被關(guān)閉的話，那么表示它是第二種區(qū)域404的漏電(也就是位線間漏電)；反之，如果對(duì)基底施加負(fù)偏壓后，漏電仍存在，那么它就不是第二種區(qū)域404的漏電。
接著，當(dāng)我們發(fā)現(xiàn)漏電是第二種區(qū)域的漏電時(shí)，我們更進(jìn)一步確認(rèn)這種位線間(bit line to bit line)漏電的成因。請(qǐng)參閱圖6，其所繪示為根據(jù)本發(fā)明較佳實(shí)施例，一組字線的剖面示意圖。圖中兩字線502、504之間的硅基底表面有一些損耗，這些損耗所造成的損壞(damage)正就是漏電的來(lái)源之一。
現(xiàn)有抑制漏電的方法是在多晶硅材質(zhì)的字線一經(jīng)蝕刻圖案化(etched)之后，即進(jìn)行離子注入，以將例如硼等離子注入到兩字線之間的基底中。然而，這種作法有其缺點(diǎn)注入的硼可能在后續(xù)的位線回火步驟中發(fā)生熱擴(kuò)散的現(xiàn)象506(圖6)，甚至擴(kuò)散到信道區(qū)(channelregion)。因此，上述這種熱擴(kuò)散現(xiàn)象會(huì)增加臨界電壓，降低組件驅(qū)動(dòng)能力，進(jìn)而發(fā)生窄線寬效應(yīng)(narrow width effect)。
不過(guò)，既然我們已經(jīng)知道漏電的成因在于位線之間硅基底表面的損壞(damage)，而這種損壞亦可確認(rèn)則是在間隙壁508(圖5)蝕刻步驟之后所形成，那么我們就可以將上述離子注入步驟改成在間隙壁蝕刻步驟之后實(shí)施，如圖2所示。其中，圖2至少包含字線202、204、206、208及其間隙壁202a、204a、206a、208a。此外，值得注意的是，這個(gè)離子注入步驟是在位線回火步驟之后實(shí)施的，因此注入的摻質(zhì)較不易發(fā)生熱擴(kuò)散。
在間隙壁蝕刻步驟后實(shí)施抑制漏電的離子注入步驟，可有下列優(yōu)點(diǎn)1.可得到較低的臨界電壓(threshold voltage)2.注入的摻質(zhì)(dopant)的分布可較為集中，不會(huì)輕易擴(kuò)散至信道區(qū)，而影響組件驅(qū)動(dòng)能力。
3.窄線寬效應(yīng)(narrow width effect)的現(xiàn)象可獲得改善。
制造流程現(xiàn)有技術(shù) 本發(fā)明技術(shù) 為使本領(lǐng)域技術(shù)人員得以實(shí)施本發(fā)明，以下將以一實(shí)施例說(shuō)明本發(fā)明的制造流程。
實(shí)施例多晶硅蝕型請(qǐng)參閱圖2，由于字線主要由多晶硅組成，因此需要先進(jìn)行多晶硅蝕刻步驟，以將多晶硅圖案化，而在硅基底200上形成多條字線202、204、206、208。
在儲(chǔ)單元再氧化進(jìn)行一再氧化步驟(reoxidation)。
TEOS沉積在字線上沉積四乙基硅酸鹽(TEOS)氧化層(未完全繪示)。
間隙壁蝕刻回蝕刻上述四乙基硅酸鹽氧化層，以于字線的側(cè)壁上形成間隙壁202a、204a、206a、208a，此時(shí)字線之間的硅基底會(huì)因?yàn)榛匚g刻步驟而有損壞。
預(yù)源/漏極區(qū)回火進(jìn)行位線212、214、216(源/漏極區(qū))的回火步驟。
P-注入在進(jìn)行上述回火步驟之后，以字線202、204、206、208和間隙壁202a、204a、206a、208a為掩膜，進(jìn)行一離子注入步驟，將例如硼離子注入字線202、204、206、208之間的硅基底200，以避免上述損壞造成漏電。
氮化硅沉積等后續(xù)步驟該步驟為本領(lǐng)域技術(shù)人員可輕易完成，故此處不再贅述(其中BPSG為硼磷硅酸鹽玻璃)。
本發(fā)明以一較佳實(shí)施例說(shuō)明如上，僅用于幫助了解本發(fā)明的實(shí)施，非用以限定本發(fā)明的精神，而本領(lǐng)域技術(shù)人員在領(lǐng)悟本發(fā)明的精神后，在不脫離本發(fā)明的精神范圍內(nèi)，當(dāng)可作一些更動(dòng)潤(rùn)飾及等同的變化替換，其專利保護(hù)范圍當(dāng)以權(quán)利要求書(shū)并結(jié)合說(shuō)明書(shū)及附圖所界定者為準(zhǔn)。
權(quán)利要求
1.一種抑制存儲(chǔ)器陣列位線間漏電的方法，該方法包括下列步驟在一硅基底上形成多條字線；在該字線上沉積氧化層；回蝕刻該氧化層，以在該字線的側(cè)壁上形成間隙壁，此時(shí)該字線之間的硅基底會(huì)因?yàn)樵摶匚g刻步驟而有損壞；進(jìn)行該位線的回火步驟；以及在進(jìn)行該位線的回火步驟之后，以該字線和該間隙壁為掩膜，進(jìn)行一離子注入步驟，將離子注入該字線之間的該硅基底，以避免上述損壞造成漏電。
2.一種存儲(chǔ)器陣列的制造方法，包括提供一硅基底，該硅基底具有多個(gè)位線；在該基底上形成多個(gè)字線；在該字線上沉積氧化層；回蝕刻該氧化層，以于該字線的側(cè)壁上形成間隙壁；對(duì)該位線進(jìn)行回火步驟；以及在該回火步驟之后，以該字線和該間隙壁為掩膜，進(jìn)行一離子注入步驟，將摻質(zhì)注入該字線之間的該硅基底中，以抑制該位線之間的漏電。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器陣列制造方法，其特征在于該摻質(zhì)為硼或氟化硼。
4.根據(jù)權(quán)利要求2所述的存儲(chǔ)器陣列制造方法，其特征在于該氧化層為四乙基硅酸鹽氧化層。
5.根據(jù)權(quán)利要求2所述的存儲(chǔ)器陣列制造方法，其特征在于該字線的材質(zhì)包括多晶硅。
6.一種抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，其特征在于該存儲(chǔ)器陣列的字線兩側(cè)的氧化物間隙壁形成之后，以該字線和該氧化物間隙壁為掩膜，進(jìn)行一離子注入步驟，將摻質(zhì)注入該字線之間的該硅基底，以抑制可能發(fā)生在該位線間的漏電。
7.根據(jù)權(quán)利要求6所述的抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，還包括對(duì)該位線進(jìn)行回火。
8.根據(jù)權(quán)利要求7所述的抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，其特征在于該回火步驟是在該氧化物間隙壁形成之后，以及該離子注入步驟之前實(shí)施，以避免該離子注入步驟的摻質(zhì)因該回火步驟而發(fā)生熱擴(kuò)散。
9.根據(jù)權(quán)利要求6所述的抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，其特征在于該氧化物間隙壁為四乙基硅酸鹽氧化物間隙壁。
10.根據(jù)權(quán)利要求6所述的抑制硅基底上存儲(chǔ)器陣列位線間漏電的方法，其特征在于該字線材質(zhì)包括多晶硅。
全文摘要
一種抑制存儲(chǔ)器陣列位線間漏電的方法，其基本概念有三一是利用P－注入抑制位線(bit lines)之間因間隙壁蝕刻損壞(etching damage)所造成的漏電；二是該P(yáng)－注入步驟是在間隙壁蝕刻步驟之后實(shí)施，因此其注入?yún)^(qū)域較為局限，較不影響臨界電壓；三是該P(yáng)－注入步驟是在位線回火步驟之后實(shí)施，故較不會(huì)發(fā)生熱擴(kuò)散而引發(fā)窄線寬效應(yīng)。
文檔編號(hào)H01L21/8247GK1396650SQ0113621
公開(kāi)日2003年2月12日 申請(qǐng)日期2001年10月9日 優(yōu)先權(quán)日2001年7月16日
發(fā)明者陳家興, 劉振欽, 黎俊良 申請(qǐng)人:旺宏電子股份有限公司