專利名稱：具有otp存儲(chǔ)器的半導(dǎo)體集成電路器件及對(duì)該otp存儲(chǔ)器編程的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件及其編程方法，詳細(xì)而言，本發(fā)明涉及具有可電編程的不可逆性存儲(chǔ)元件(即“OTP(One-Time Programmable一次可編程)存儲(chǔ)器)的半導(dǎo)體集成電路器件和對(duì)該存儲(chǔ)元件進(jìn)行信息編程的方法。
背景技術(shù)：
近年來(lái)的半導(dǎo)體集成電路器件中，存儲(chǔ)的信息即使掉電也不消失的非易失性O(shè)TP存儲(chǔ)元件成為不可缺少的單元。OTP存儲(chǔ)器廣泛用于DRAM和SRAM大容量存儲(chǔ)器作備份、模擬電路作調(diào)諧和密鑰等代碼的存放、以及制造工序中作存儲(chǔ)履歷等管理用信息用的芯片ID等。
例如，在存儲(chǔ)器備份用途中，作為最廉價(jià)的非易失性存儲(chǔ)器，一直使用一種ROM，該ROM采用通過(guò)照射激光進(jìn)行燒斷而不可逆地存儲(chǔ)信息的激光熔斷件。
上述激光熔斷ROM中，需要特殊的熔斷件燒斷裝置和使用該裝置的燒斷工序，并且花費(fèi)該部分的測(cè)試費(fèi)用。激光熔斷器的最小尺寸取決于使用的激光的波長(zhǎng)，因而微細(xì)化的步調(diào)與其它電路部分不一致，占用面積的比率逐漸變大。而且，激光熔斷件因其編程方法而只能在晶圓狀態(tài)編程，不能用于封裝后高速測(cè)試中的缺陷補(bǔ)救、裝在芯片內(nèi)的測(cè)試電路的內(nèi)置自修復(fù)(Built-in SelfRepair)等。因此，使用激光熔斷件的系統(tǒng)也要求裝載可電編程的非易失性存儲(chǔ)器。
另一方面，用多塊芯片構(gòu)成的系統(tǒng)可在獨(dú)立的EEPROM芯片上存放各種信息，但將系統(tǒng)集成在一塊芯片上的SoC(System on Chip在片系統(tǒng))中，內(nèi)部也必須具有非易失性存儲(chǔ)器。然而，混合裝載浮動(dòng)?xùn)艠O儲(chǔ)存電荷型非易失性存儲(chǔ)器，則需要為該部分添加的掩模和工序，導(dǎo)致成本升高。
非易失性存儲(chǔ)器存儲(chǔ)的信息，連上述存儲(chǔ)器備份信息在內(nèi)，并非總需要改寫幾次，因而可認(rèn)為能用標(biāo)準(zhǔn)CMOS工序裝載的OTP存儲(chǔ)器具有廣泛的需求。這里，將OTP存儲(chǔ)器中使用的、通過(guò)使元件特性不可逆變化而存儲(chǔ)信息的這類存儲(chǔ)元件統(tǒng)稱為熔斷元件。又將該熔斷元件中以電的方式使元件特性不可逆變化的熔斷元件統(tǒng)稱為電熔斷件(Electrical Fuse)。
作為上述電熔斷件的組成例，有在有意形成高電流密度的多晶硅或金屬組成的布線上流通大電流而使電阻值變化的多晶硅(或金屬)電熔斷件、利用構(gòu)成集成電路的元件的絕緣膜破壞的反熔斷件等。將MOS晶體管的柵極氧化膜用作破壞的絕緣膜的柵極氧化膜破壞型反熔斷件不需要專門添加工序，因而能廣泛用于CMOS產(chǎn)品(例如參考日本國(guó)專利公開2000-012699和日本國(guó)專利公開2003-168734)。
電熔斷件一般利用加載大電流或電壓而產(chǎn)生的應(yīng)力在短時(shí)間內(nèi)使熔斷元件狀態(tài)變化，也就是一種以電應(yīng)力造成的實(shí)體結(jié)構(gòu)破壞或組成結(jié)構(gòu)破壞進(jìn)行編程的機(jī)構(gòu)。
這樣，將破壞現(xiàn)象作為編程機(jī)構(gòu)的電熔斷件中，編程是隨機(jī)過(guò)程，存在施加應(yīng)力后立即得到編程的元件，就會(huì)出現(xiàn)在有限的編程時(shí)間內(nèi)未得到充分編程的元件。
為了補(bǔ)救這種編程不充分的缺陷二進(jìn)制位(簡(jiǎn)稱缺陷位)，在編程后，需要驗(yàn)證(verify)工序，從電熔斷件讀出(sense)數(shù)據(jù)，并將編程的數(shù)據(jù)和讀出的數(shù)據(jù)進(jìn)行比較。需要利用驗(yàn)證判斷一致(Pass合格)、不一致(Fail不合格)，如果不一致就對(duì)該編程缺陷位執(zhí)行重新編程。
編程后的元件特性具有偏差且廣為分布?？紤]元件特性的經(jīng)年變化，就必須能以足夠的余量檢測(cè)出缺陷位。然而，目前的驗(yàn)證執(zhí)行與常規(guī)運(yùn)作時(shí)相同的讀出運(yùn)作，并判斷合格/不合格，所以不能將容限特性的二進(jìn)制位(簡(jiǎn)稱為容限特性位)當(dāng)作缺陷檢測(cè)出來(lái)，可能引起銷路欠佳。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一種方式，提供一種半導(dǎo)體集成電路器件，具有通過(guò)以電的方式使元件特性不可逆變化而對(duì)信息編程的存儲(chǔ)元件、以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化的所述存儲(chǔ)元件的狀態(tài)的狀態(tài)檢測(cè)電路、以及使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化的控制電路。
又，根據(jù)本發(fā)明的一種方式，提供一種半導(dǎo)體集成電路器件編程方法，通過(guò)以區(qū)別于未變化狀態(tài)的方式檢測(cè)不可逆變化的存儲(chǔ)元件的狀態(tài)，從所述存儲(chǔ)元件讀出信息，其中具有通過(guò)以電的方式使元件特性不可逆變化而將信息編程到存儲(chǔ)元件的步驟、使檢測(cè)能力低于所述常規(guī)讀出運(yùn)作時(shí)的檢測(cè)能力并以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化的所述存儲(chǔ)元件的狀態(tài)從而從所述存儲(chǔ)元件讀出信息的步驟、對(duì)所述存儲(chǔ)元件上編程的信息和從所述存儲(chǔ)元件讀出的信息進(jìn)行比較并且輸出一致或不一致的比較結(jié)果的步驟、將所述比較結(jié)果為不一致的二進(jìn)制位個(gè)別規(guī)定為缺陷位的步驟、以及根據(jù)所述規(guī)定的缺陷位的信息對(duì)所述存儲(chǔ)元件執(zhí)行重新編程的步驟。


圖1用于說(shuō)明遵照本發(fā)明實(shí)施方式的半導(dǎo)體集成電路器件，是提取并示出OTP存儲(chǔ)器、與該OTP存儲(chǔ)器的程序和讀出運(yùn)作有關(guān)的外圍電路的框圖；圖2是示出圖1所示電路中的存儲(chǔ)塊的詳細(xì)組成例的框圖；圖3是示出圖1和圖2所示OTP存儲(chǔ)器和讀出放大器的具體組成例的電路圖；圖4是示出圖1所示電路中的基準(zhǔn)電壓產(chǎn)生電路的具體組成例的電路圖；圖5是用于說(shuō)明遵照本發(fā)明的實(shí)施方式的OTP存儲(chǔ)器編程方法的流程圖；圖6是示出圖1所示電路中堆疊4級(jí)存儲(chǔ)塊時(shí)的常規(guī)讀出運(yùn)作的時(shí)序圖；圖7是將圖2所示的讀出放大器中鎖存的電熔斷件的存儲(chǔ)數(shù)據(jù)讀出到外部時(shí)的各信號(hào)的時(shí)序圖；圖8是對(duì)圖2所示電熔斷件進(jìn)行編程時(shí)的各信號(hào)的時(shí)序圖；圖9是示出圖1至圖4所示半導(dǎo)體集成電路器件的編程運(yùn)作的時(shí)序圖。
具體實(shí)施例方式
本發(fā)明實(shí)施方式中，設(shè)得到編程的電熔斷件對(duì)應(yīng)的數(shù)據(jù)為“1”、未編程的電熔斷件對(duì)應(yīng)的數(shù)據(jù)為“0”時(shí)，使用電熔斷件的OTP存儲(chǔ)器中編程后的驗(yàn)證中，通過(guò)使數(shù)據(jù)“1”的讀出容限在電熔斷件的數(shù)據(jù)的驗(yàn)證檢測(cè)(Verify Sense)時(shí)，形成得比常規(guī)讀出運(yùn)作(Normal Sense)時(shí)嚴(yán)格，可將容限特性為作為缺陷位檢測(cè)。
將電熔斷件上編程的數(shù)據(jù)變換成適應(yīng)電熔斷件電阻值的電平的電壓后，將該電壓與參考電壓比較，從而作為“0”、“1”被讀出。利用通過(guò)電熔斷件對(duì)電容充電或放電而產(chǎn)生信號(hào)電壓時(shí)，可通過(guò)改變?cè)摮潆?、放電時(shí)間，使數(shù)據(jù)“1”的信號(hào)量變化。也可通過(guò)改變參考電壓，使從讀出放大器看到的數(shù)據(jù)“1”的信號(hào)量變化。
因此，控制信號(hào)電壓的發(fā)展時(shí)間(Signal Development TimeSDT)和參考電壓(VREF)中的一方或雙方，在驗(yàn)證時(shí)使數(shù)據(jù)“1”的讀出容限嚴(yán)格。
通過(guò)在半導(dǎo)體集成電路器件內(nèi)部設(shè)置電路，將1位合格、不合格的結(jié)果輸出到外部，又僅對(duì)與編程數(shù)據(jù)不一致的缺陷位重新編程，能高效率執(zhí)行驗(yàn)證、合格不合格判斷、重新編程的一系列運(yùn)作。
接著，利用圖1至圖9所示的實(shí)施方式，詳細(xì)說(shuō)明高效率執(zhí)行上述驗(yàn)證、合格不合格判斷、重新編程的一系列運(yùn)作的半導(dǎo)體集成電路器件及其編程方法。
圖1是提取并示出半導(dǎo)體集成電路器件中的OTP存儲(chǔ)器、與該OTP存儲(chǔ)器的編程和讀出運(yùn)作有關(guān)的外圍電路的框圖。此電路包含存儲(chǔ)單元陣11、控制電路12、邏輯電路13、時(shí)鐘產(chǎn)生電路14、DC控制電路15、讀出放大器控制電路(SA controller)16、計(jì)數(shù)器17和多路轉(zhuǎn)換器18、19等，并由這些部分組成。
堆疊配置多級(jí)(n+1級(jí))存儲(chǔ)塊11-0、……、11-n，以構(gòu)成上述存儲(chǔ)單元陣11。橫向排列多個(gè)具有通過(guò)以電的方式使元件特性不可逆變化而將信息編程的存儲(chǔ)元件(即電熔斷件)的存儲(chǔ)單元21-0、……、21-n和作為以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化的電熔斷件的狀態(tài)的狀態(tài)檢測(cè)電路進(jìn)行工作的讀出放大器20-0、……、20-n，從而構(gòu)成各存儲(chǔ)塊11-0、……、11-n。
上述控制電路12進(jìn)行工作，以便使上述讀出放大器20-0、……、20-n的檢測(cè)能力(即檢測(cè)得到充分編程的二進(jìn)制位的能力)變化，因而由與上述存儲(chǔ)塊11-0、……、11-n對(duì)應(yīng)的控制塊12-0、……、12-n構(gòu)成該控制電路12?？刂茐K12-0、……、12-n對(duì)應(yīng)于存儲(chǔ)塊11-0、……、11-n的各級(jí)具有輸出存儲(chǔ)單元21-0、……、21-n的復(fù)原信號(hào)的觸發(fā)器(FF)22-0、……、22-n、輸出讀出放大器22-0、……、22-n的啟動(dòng)信號(hào)SAE n的觸發(fā)器(FF)23-0、……、23-n、將作為參考電壓的基準(zhǔn)電壓VREF供給讀出放大器20-0、……、20-n的基準(zhǔn)電壓產(chǎn)生電路(VREF Gen.)24-0、……、24-n以及延遲電路(delay)25-0、……、25-n。
上述邏輯電路(接口邏輯電路)13中，從外部輸入各種命令(CommandSignals)。將該邏輯電路13輸出的指示讀出運(yùn)作的信號(hào)SENSES供給時(shí)鐘產(chǎn)生電路14和DC控制電路15。將該邏輯電路13輸出的指示驗(yàn)證運(yùn)作的信號(hào)VERIFY供給多路轉(zhuǎn)換器18、19。將上述時(shí)鐘產(chǎn)生電路14產(chǎn)生的時(shí)鐘信號(hào)CLK分別供給讀出放大器控制電路16和計(jì)數(shù)器17。
將上述DC控制電路15輸出的信號(hào)DCEN供給上述控制塊12-0中的觸發(fā)器22-0的數(shù)據(jù)輸入端D，時(shí)鐘信號(hào)DCCLK則分別供給各控制塊12-0、……、12-n中的觸發(fā)器22-0、……、22-n的時(shí)鐘輸入端CK。將上述觸發(fā)器22-0的輸出端Q輸出的信號(hào)DC
供給下一級(jí)觸發(fā)器22-1的數(shù)據(jù)輸入端D。同樣，將上述觸發(fā)器22-1、……、22-(n-1)的輸出端Q輸出的信號(hào)DC[1]～DC[n-1]依次供給下一級(jí)觸發(fā)器22-2～22-n的數(shù)據(jù)輸入端D。然后，將最末級(jí)觸發(fā)器22-n的輸出信號(hào)DCDONE供給DC控制電路15。
上述計(jì)數(shù)器17在啟動(dòng)端子EN接收上述DC控制電路15輸出的信號(hào)SDTGO，對(duì)運(yùn)作進(jìn)行控制；此計(jì)數(shù)器17的輸出信號(hào)SAGO供給讀出放大器控制電路16。
將上述讀出控制電路16輸出的信號(hào)SAEN供給上述控制塊12-0中的觸發(fā)器23-0的數(shù)據(jù)輸入端D，時(shí)鐘信號(hào)SACLK分別供給各控制塊12-0、……、12-n中的觸發(fā)器23-0、……、23-n的數(shù)據(jù)輸入端CK。將上述觸發(fā)器23-0的輸出端Q輸出的信號(hào)供給下一級(jí)觸發(fā)器23-1的數(shù)據(jù)輸入端D。同樣，將上述觸發(fā)器243-1～23-(n-1)的輸出端區(qū)輸出的信號(hào)依次供給下一級(jí)觸發(fā)器23-2～23-n的數(shù)據(jù)輸入端D。然后，將最末級(jí)觸發(fā)器23-n的輸出信號(hào)SADONE供給上述邏輯電路13。
上述多路轉(zhuǎn)換器18響應(yīng)上述邏輯電路13輸出的信號(hào)VERIFY，選擇信號(hào)TSDTN[3-0]或TSDTV[3-0]，并將一個(gè)信號(hào)DSDT[3-0]供給計(jì)數(shù)器17的初始設(shè)定端子INI。上述電流轉(zhuǎn)換器19響應(yīng)上述輸出信號(hào)VERIFY，選擇信號(hào)TVREFN[3-0]或TVREFV[3-0]，并將一個(gè)信號(hào)DVREF[3-0]分別供給上述各控制塊12-0～12-n中的基準(zhǔn)電壓產(chǎn)生電路24-0～24-n。
將上述各控制塊12-0、……、12-n中的觸發(fā)器22-0、……、22-n的數(shù)據(jù)輸出端輸出的信號(hào)DC
、……、DC[n]分別供給相應(yīng)級(jí)的存儲(chǔ)塊11-0、……、11-n，作為存儲(chǔ)單元21-0、……、21-n的復(fù)原信號(hào)DC p。將觸發(fā)器23-0、……、23-n的數(shù)據(jù)輸出端D輸出的信號(hào)SAE
、……、SAE[n]分別通過(guò)延遲電路供給相應(yīng)級(jí)的存儲(chǔ)塊11-0、……、11-n，作為讀出放大器20-0、……、20-n的啟動(dòng)信號(hào)SAE n。又將這些觸發(fā)器23-0、……、23-n的數(shù)據(jù)輸出端D輸出的信號(hào)分別供給相應(yīng)的基準(zhǔn)電壓產(chǎn)生電路24-0、……、24-n，作為運(yùn)作控制信號(hào)VREFGO
、……、VREFGO[n]。然后，將上述各基準(zhǔn)電壓產(chǎn)生電路24-0、……、24-n輸出的基準(zhǔn)電壓VREF分別供給相應(yīng)級(jí)的存儲(chǔ)塊11-0、……、11-n中的基準(zhǔn)放大器20-0、……、20-n。
圖2是示出上述圖1所示電路中的存儲(chǔ)塊11-i(i＝0～n)的詳細(xì)組成例的框圖。該圖2明確示出圖1中省略的將讀出的數(shù)據(jù)讀出到外部用的電路和將數(shù)據(jù)編程到電熔斷件用的電路的組成例。用虛線包圍的部分分別為1位，這里示出級(jí)聯(lián)m+1個(gè)這種部分的例子。在各1位電路設(shè)置比較電熔斷件上編程的信息和從電熔斷件讀出的信息并輸出一致或不一致的比較結(jié)果的比較部(比較電路)、個(gè)別規(guī)定電熔斷件中無(wú)不可逆特性變化或特性變化不充分的缺陷位的缺陷檢測(cè)部(缺陷檢測(cè)電路)、將讀出放大器的數(shù)據(jù)傳送到外部或從外部傳送并存放編程數(shù)據(jù)用的觸發(fā)器、控制編程用的觸發(fā)器以及邏輯電路。由輸入到上述邏輯電路13的命令控制該存儲(chǔ)塊11-i。
堆疊多級(jí)該圖2所示的電路(存儲(chǔ)塊)，并且將第k級(jí)輸出端子SO、PO分別連接到第k+1級(jí)的輸入端子SI、PI，從而構(gòu)成圖1所示的存儲(chǔ)單元陣11。這里，從圖1的邏輯電路13供給對(duì)第1級(jí)輸入端子SI、PI提供的信號(hào)和上級(jí)輸出端子SO、PO所提供以外的信號(hào)，共同控制多級(jí)。
存儲(chǔ)塊11-i中第1級(jí)的1位編程電路具有電熔斷件31-0、MOS晶體管32-0和33-0、讀出放大器(S/A)34-0、與非門35-0和36-0和37-0和38-0和39-0、觸發(fā)器40-0和41-0以及與門42-0和43-0。
對(duì)上述電熔斷件31-0的一電極施加電壓VBP，另一電極連接MOS晶體管32-0的電流通路的一端。上述MOS晶體管32-0的電流通路的另一端連接讀出放大器34-0的輸入端，同時(shí)還連接MOS晶體管33-0的電流通路的一端，對(duì)MOS晶體管32-0的柵極施加電壓VTB。將上述MOS晶體管33-0的電流通路的另一端連接到接地點(diǎn)GND，并且使其柵極連接與門43-0的輸出端，以供給編程信號(hào)PRG
。
將上述讀出放大器34-0的輸出信號(hào)SA t
供給與非門35-0的另一輸入端，并將其反向信號(hào)SA c
供給與非門36-0的第1輸入端。對(duì)上述與非門35-0的另一輸入端供給信號(hào)SALD。對(duì)上述與非門36-0的第2輸入端供給信號(hào)VERIFY，對(duì)第3輸入端供給觸發(fā)器40-0的輸出信號(hào)。上述與非門37-0的一輸入端連接輸入端子SI，對(duì)另一輸入端供給移位信號(hào)SHIFT。
將上述各與非門35-0、36-0、37-0的輸出信號(hào)分別供給與非門38-0，又將該與非門38-0的輸出信號(hào)供給觸發(fā)器40-0的輸入端D。對(duì)該觸發(fā)器40-0的時(shí)鐘輸入端CK供給時(shí)鐘信號(hào)FDCLK，并從輸出端Q將該位的輸出信號(hào)SO
(對(duì)應(yīng)于下一級(jí)的輸入信號(hào)SI[1])供給下一級(jí)與非門37-1，同時(shí)還將該信號(hào)供給與非門39-0的一輸入端。
觸發(fā)器41-0的數(shù)據(jù)輸入端D連接輸入端子PI，并且對(duì)時(shí)鐘輸入端CK供給信號(hào)FPCLK。將該觸發(fā)器41-0的數(shù)據(jù)輸出端Q輸出的信號(hào)PM
供給與門43-0的第1輸入端，同時(shí)還將其反相信號(hào)供給與非門39-0的另一輸入端。對(duì)上述與門43-0的第2輸入端供給信號(hào)FPCLK，對(duì)第3輸入端供給下一級(jí)觸發(fā)器41-1的輸出信號(hào)PM[1]。
將上述與非門39-0的輸出信號(hào)供給與門42-0的一輸入端。該與門42-0的另一輸入端連接上述輸入端子PI，并將其輸出信號(hào)作為該位的輸出信號(hào)PI[1]供給下一級(jí)觸發(fā)器41-1的數(shù)據(jù)輸入端D和與門42-1的另一輸入端。
第2級(jí)的1位編程電路與第1級(jí)相同，也具有電熔斷件31-1、MOS晶體管32-1和33-1、讀出放大器(S/A)34-1、與非門35-1和36-1和37-1和38-1和39-1、觸發(fā)器40-1和41-1以及與門42-1和43-1，形成與第1級(jí)相同的電路結(jié)構(gòu)。
第m級(jí)(最末級(jí))的1位編程電路也具有電熔斷件31-m、MOS晶體管32-m和33-m、讀出放大器(S/A)34-m、與非門35-m和36-m和37-m和38-m和39-m、觸發(fā)器40-m和41-m以及與門42-m和43-m，形成相同的電路結(jié)構(gòu)。
在上述最末級(jí)編程電路的輸出端設(shè)置觸發(fā)器45。對(duì)該觸發(fā)器45的數(shù)據(jù)輸入端D供給與門42-m的輸出信號(hào)，對(duì)其時(shí)鐘輸入端CK供給信號(hào)FPCLK，并使數(shù)據(jù)輸出端Q輸出的信號(hào)PM[m+1]反相后，供給與門43-m的第3輸入端。
然后，從上述與門42-m的輸出端連接的輸出端子PO和上述觸發(fā)器40-0的輸出端Q連接的輸出端子SO將信號(hào)輸出到外部。
這里，將按時(shí)鐘信號(hào)FDCLK進(jìn)行工作的、串聯(lián)的觸發(fā)器群40-0、……、40-m稱為熔斷數(shù)據(jù)寄存器，將按時(shí)鐘信號(hào)FPCLK進(jìn)行工作的、串聯(lián)的觸發(fā)器群41-0、……、41-m稱為編程控制寄存器。
圖3是示出上述圖1和圖2所示OTP存儲(chǔ)器21和讀出放大器34的具體組成例的電路圖。這里，用P溝道型MOS晶體管MP0分別形成柵極氧化膜破壞型電熔斷件31-0～31-m。用該MOS晶體管MP0和N溝道型MOS晶體管MN0、MN1(對(duì)應(yīng)于圖2的MOS晶體管32-0～32-m和33-0～33-m)構(gòu)成存儲(chǔ)單元21。
在上述MOS晶體管MP0的源極、漏極和后柵極施加電壓VBP，并且將柵極連接MOS晶體管NM0的漏極(節(jié)點(diǎn)N1)。在上述MOS晶體管NM0的柵極施加電壓VBT，并將其柵極連接MOS晶體管NM1的漏極(節(jié)點(diǎn)N0)。對(duì)該MOS晶體管NM1的柵極供給信號(hào)PRG p，并且將其源極連接到接地點(diǎn)GND。上述MOS晶體管MN0通過(guò)將柵極電壓VBT控制成適當(dāng)電平，把節(jié)點(diǎn)N0的電壓限制到“VBT-Vth(MOS晶體管MN0的門限值電壓)”，從而起防止對(duì)節(jié)點(diǎn)N0連接的晶體管加高壓(編程時(shí)的電壓VBP)的作用。
讀出放大器34是差動(dòng)型的，由P溝道型MOS晶體管MP1～MP5和N溝道型晶體管MN2～MN8組成，并且將基準(zhǔn)電壓VREF用作參考電壓，對(duì)存儲(chǔ)單元21的節(jié)點(diǎn)N0的電壓和基準(zhǔn)電壓VREF的電壓進(jìn)行比較和放大后，輸出差動(dòng)放大信號(hào)SA c、SA t。MOS晶體管MN2的漏極連接節(jié)點(diǎn)N0，源極連接到接地點(diǎn)GND，并且對(duì)其柵極供給信號(hào)DC p。MOS晶體管MP1的源極連接電源VDD，并且對(duì)其柵極供給信號(hào)SAE n。該MOS晶體管MP1的漏極連接MOS晶體管MP2、MP3的源極。上述MOS晶體管MP2的柵極連接節(jié)點(diǎn)N0，上述MOS晶體管MP3的柵極上則施加基準(zhǔn)電壓VREF。上述MOS晶體管MP2、MP3的漏極分別連接MOS晶體管MP4、MP5的源極。在這些MOS晶體管MP4、MP5的漏極與接地點(diǎn)GND之間分別連接MOS晶體管MN3、MN4的漏極、源極。上述MOS晶體管MP4、MN3的柵極連接上述MOS晶體管MP5、MN4的漏極共同連接點(diǎn)，并從該漏極共同連接點(diǎn)輸出輸出信號(hào)SA t。上述MOS晶體管MP5、MN4的柵極連接上述MOS晶體管MP4、MN3的漏極共同連接點(diǎn)，并從該漏極共同連接點(diǎn)輸出輸出信號(hào)SA c。
MOS晶體管MN5的漏極連接MOS晶體管MP2與MP4的連接點(diǎn)，源極連接到接地點(diǎn)GND。MOS晶體管MN6的漏極連接MOS晶體管MN3的柵極，源極連接到接地點(diǎn)GND。MOS晶體管MN7的漏極連接MOS晶體管MN4的柵極，源極連接到接地點(diǎn)GND。MOS晶體管MN8的漏極連接MOS晶體管MP3和MP5的連接點(diǎn)，源極連接到接地點(diǎn)GND。對(duì)這些MOS晶體管MN5～MN8的柵極供給信號(hào)SAE n，以控制其工作。
存在控制上述信號(hào)PRG p用的電路和讀出輸出信號(hào)SA t、SA c用的電路，但這里省略。
無(wú)說(shuō)明時(shí)，設(shè)按默認(rèn)使上述信號(hào)PRG p、DC p處在接地(GND)電平，按默認(rèn)使信號(hào)SAE n處在電源電壓VDD電平。
這里使用的制造工序以標(biāo)準(zhǔn)CMOS工序?yàn)榍疤幔峁┚哂?種以上的厚度的柵極氧化膜的MOS晶體管，作為電熔斷件的MOS晶體管具有薄的柵極氧化膜，其它MOS晶體管具有厚的氧化膜。
上述那樣的組成結(jié)構(gòu)中，對(duì)電熔斷件MPO進(jìn)行編程時(shí)，即破壞MOS晶體管MPO的柵極氧化膜(擊穿)時(shí)，使電壓VBP充分上升到高電平，將信號(hào)PRG p提高到電源電壓VDD的電平，從而使MOS晶體管MN1為導(dǎo)通狀態(tài)。由此，將節(jié)點(diǎn)N0、N1下拉到GND電平，對(duì)MOS晶體管MPO的柵極氧化膜施加高壓VBP，使其產(chǎn)生擊穿并導(dǎo)通?？烧J(rèn)為此導(dǎo)通狀態(tài)起因于電流在擊穿后集中流入狹小的擊穿點(diǎn)而產(chǎn)生的焦耳熱不可逆地形成電阻較低的傳道性點(diǎn)。
讀出上述電熔斷件MPO的數(shù)據(jù)時(shí)，使電壓VBP為電源電壓VDD的電平，為了防止節(jié)點(diǎn)N0的電壓電平門限值降低，將電壓VBT從VDD電平提高到門限電壓以上。于是，將信號(hào)DC p提高到VDD電平，使MOS晶體管MN2導(dǎo)通，將節(jié)點(diǎn)N0、N1下拉到GND電平。經(jīng)過(guò)一定時(shí)間后，信號(hào)DC p降低到GND電平，使MOS晶體管MN2返回阻斷狀態(tài)。對(duì)電熔斷器MP0進(jìn)行編程時(shí)，其電阻值變小，因而節(jié)點(diǎn)N0被充電，電位隨時(shí)間升高。反之，不對(duì)電熔斷件MP0編程時(shí)，僅用泄漏電流對(duì)節(jié)點(diǎn)N0充電，因而大致保持GND電平。經(jīng)適當(dāng)?shù)腟DT后，使基準(zhǔn)電壓VREF為GND電平與VDD電平之間的適當(dāng)中間電位，并且將信號(hào)SAE n從VDD電平下降到GND電平時(shí)，讀出放大器34工作，放大檢測(cè)結(jié)果并加以保持。因而，如果使節(jié)點(diǎn)N0的電平低于基準(zhǔn)電壓VREF，輸出GND電平作為輸出信號(hào)SA t，而該電平高于基準(zhǔn)電壓VREF，則輸出VDD電平作為該輸出信號(hào)。
圖4是示出上述圖1所示電路中的基準(zhǔn)電壓產(chǎn)生電路24-i(i＝0～n)的具體組成例的電路圖。此基準(zhǔn)電壓產(chǎn)生電路24-i利用共用MOS電容的電荷，將輸入的數(shù)字信號(hào)DVREF[3-0]變換成相應(yīng)的模擬電壓VREF。本例子中，用2的乘方進(jìn)行加權(quán)，使數(shù)字信號(hào)DVREF的各位所對(duì)應(yīng)的MOS電容的比率為1∶2∶4∶8，并且用4位數(shù)字值表現(xiàn)16級(jí)基準(zhǔn)電壓VREF。
即，該基準(zhǔn)電壓產(chǎn)生電路24-i具有P溝道型MOS電容器51、反相器52、與門53～56，P溝道MOS晶體管MP6～MP9，N溝道MOS晶體管MN9～MN13和MOS電容器C1～C4。
MOS電容器51的一電極連接電源VDD，另一電極連接輸出基準(zhǔn)電壓的VREF的輸出端子。
上述MOS晶體管MN9～MN13的漏極分別連接輸出上述基準(zhǔn)電VREF的輸出端子。MOS晶體管MN9的源極連接到接地點(diǎn)GND，柵極連接反相器52的輸出端。對(duì)該反相器52的輸入端供給信號(hào)VREFGO。上述MOS晶體管MN10～MN13的漏極分別連接MOS電容器C1～C4的一電極，并且柵極連接與門53～56的輸出端。這些MOS電容器C1～C4的另一電極連接到接地點(diǎn)GND。MOS晶體管MP6～MP9的源極連接電源VDD，并且漏極分別連接MOS電容器C1～C4的另一電極。對(duì)上述與門53～56的一輸入端供給信號(hào)VREFGO，對(duì)另一輸入端分別供給數(shù)字信號(hào)DVREF
～DVREF[3]。
上述那樣的組成結(jié)構(gòu)中，如圖5的流程圖概略所示那樣，執(zhí)行對(duì)存儲(chǔ)元件(0TP存儲(chǔ)器)的信息編程。
首先，通過(guò)電的方式使元件特性不可逆變化，將信息編程到存儲(chǔ)元件(步驟1)。
接著，使檢測(cè)能力低于常規(guī)讀出運(yùn)作時(shí)的檢測(cè)能力，區(qū)別于未變化狀態(tài)地進(jìn)行檢測(cè)，從存儲(chǔ)元件讀出信息(步驟2)。
其后，對(duì)上述存儲(chǔ)元件上編程的信息和從上述存儲(chǔ)元件讀出的信息進(jìn)行比較，并輸出一致或不一致的比較結(jié)果(步驟3)。
然后，將比較結(jié)果不一致的二進(jìn)制位個(gè)別規(guī)定為缺陷位(步驟4)，并根據(jù)該規(guī)定的缺陷位的信息對(duì)該存儲(chǔ)元件執(zhí)行再次編程(步驟5)。
根據(jù)這種編程方法，將電路設(shè)定值切換成容限小于常規(guī)使用時(shí)的容限，并從存儲(chǔ)元件讀出信息，從而檢測(cè)出編程缺陷位、容限特性位，進(jìn)行重新編程加以補(bǔ)救，或改善特性，從而能實(shí)現(xiàn)高成品率、高可靠性。
接著，對(duì)上述編程方法，利用圖6至圖9的時(shí)序圖，聯(lián)系上述圖1至圖4的電路組成詳細(xì)說(shuō)明其運(yùn)作。
圖6是時(shí)序圖，示出上述圖1所示的電路中，堆疊4級(jí)(n＝4)觸發(fā)器11-0、……、11-n時(shí)的常規(guī)讀出運(yùn)作(VERIFY＝L)。
從外部輸入讀出命令時(shí)，由邏輯電路(接口邏輯電路)13隨時(shí)分布內(nèi)部信號(hào)。首先，信號(hào)SENSE變成“H”電平，啟動(dòng)讀出運(yùn)作，則時(shí)鐘產(chǎn)生電路14開始運(yùn)轉(zhuǎn)。利用上述信號(hào)SENSE的“H”電平，使DC控制電路15啟動(dòng)，根據(jù)上述時(shí)鐘產(chǎn)生電路14輸出的時(shí)鐘信號(hào)CLK產(chǎn)生信號(hào)DCLK，存儲(chǔ)塊逐級(jí)就1周期進(jìn)行電熔斷器MP0的節(jié)點(diǎn)N1的復(fù)原。全部級(jí)結(jié)束復(fù)原(DCDONE)，則信號(hào)SDTGO變成“H”電平，計(jì)數(shù)器17形成啟動(dòng)狀態(tài)，可使進(jìn)行時(shí)鐘信號(hào)的計(jì)數(shù)運(yùn)作。此計(jì)數(shù)器17按每一時(shí)鐘信號(hào)CLK使多路轉(zhuǎn)換器18供給初始設(shè)定端子INI的初始值遞減，并且計(jì)數(shù)值一為0就輸出“H”電平的信號(hào)SAGO。
常規(guī)運(yùn)作時(shí)，由于VERIFY＝0(“L”電平)，由多路轉(zhuǎn)換器18選擇TSDTN[3-0]的值，不形成適應(yīng)該值的SDT。讀出放大器控制電路10接收上述信號(hào)SAGO的“H”電平，使讀出放大器啟動(dòng)信號(hào)SAEN為“H”電平，同時(shí)還根據(jù)上述時(shí)鐘信號(hào)CLK產(chǎn)生信號(hào)SACLK。進(jìn)行存儲(chǔ)塊逐級(jí)就信號(hào)SACLK的1周期產(chǎn)生基準(zhǔn)電壓VREF和激活讀出放大器。
各控制塊12-0、……、12-n中，觸發(fā)器23-0、……23-n輸出的信號(hào)VREFGO變成“H”電平時(shí)，基準(zhǔn)電壓產(chǎn)生電路24-0、……、24-n產(chǎn)生基準(zhǔn)電壓VREF。常規(guī)運(yùn)作時(shí)，由于VERIFY＝0，由多路轉(zhuǎn)換器18選擇信號(hào)TVREF[3-0]，各級(jí)基準(zhǔn)電壓產(chǎn)生電路24-0、……、24-n產(chǎn)生適應(yīng)信號(hào)TVREF[3-0]的設(shè)定值的基準(zhǔn)電壓VREF。在用于因共用電荷而等待到基準(zhǔn)電壓VREF的電平充分升高的延遲后，信號(hào)SAE[n]從“H”電平變成“L”電平，并讀出電熔斷件MP0的節(jié)點(diǎn)N1的電壓值加以鎖存。
進(jìn)行驗(yàn)證時(shí)，僅形成VERIFY＝H時(shí)，其它信號(hào)序列完全不變。但是，計(jì)數(shù)器17的初始值變成信號(hào)TSDTV[3-0]，基準(zhǔn)電壓產(chǎn)生電路24-0、……、24-n產(chǎn)生由信號(hào)DVREFV[3-0]決定的電平的基準(zhǔn)電壓VREF。因此，如果設(shè)定成TSDTN＞TSDTV、TVREFN＜TVREFV，則時(shí)驗(yàn)證時(shí)的SDT和基準(zhǔn)電壓VREF變化，能嚴(yán)格形成數(shù)據(jù)“1”的讀出容限。
圖7是將鎖存在上述圖2所示讀出放大器34-0、……、34-m的電熔斷件31-0～31-m的存儲(chǔ)數(shù)據(jù)讀出到外部時(shí)的各信號(hào)的時(shí)序圖。首先，設(shè)信號(hào)SALD＝H、信號(hào)SHIFT＝L、VERIFY＝L，且輸入時(shí)鐘信號(hào)FDCLK，則就讀出放大器34-0、……、34-m的輸出載入熔斷柵極寄存器(觸發(fā)器40-0、……、40-m)。然后，設(shè)信號(hào)SALD＝L、信號(hào)SHIFT＝H、VERIFY＝L，且輸入時(shí)鐘信號(hào)FDCLK，則能從輸出端子SO串行讀出數(shù)據(jù)。
為了對(duì)電熔斷件31-0～31-m編程，如圖8所示，取SALD＝L、SHIFT＝H、VERIFY＝L，并利用時(shí)鐘信號(hào)FDCLK從輸入端子SI將應(yīng)編程的數(shù)據(jù)串行輸入到熔斷數(shù)據(jù)寄存器(觸發(fā)器40-0、……、40-m)。接著，按照?qǐng)D9的時(shí)序圖所示的程序進(jìn)行編程運(yùn)作。
這里，在位1的熔斷數(shù)據(jù)寄存器40-1設(shè)置“1”，并將其余的位都設(shè)置“0”，從而形成SO
＝0，SO
＝1，SO[2～m]＝0。
輸入端子PI為“L”電平時(shí)，全部與門42-0～42-m的輸出信號(hào)PI[1]、PI[2]、……、PI[m]變成“L”電平，因而保持將輸入端子設(shè)定為“L”電平不變，輸入1周期的時(shí)鐘信號(hào)FPCLK，使編程控制寄存器(觸發(fā)器41-0～41-m)初始化，觸發(fā)器41-0～41-m的輸出信號(hào)PM
……、PM[m+1]全部為“0”。在提高電壓VBT的電平，將電壓VBT升高到編程用的高壓后，使輸入端子PI為“H”電平，并輸入時(shí)鐘信號(hào)FPCLK，從而在熔斷寄存器設(shè)置“1”，僅對(duì)形成SO[k]＝1的位建立PM[k]＝1且PM[k+1]＝0的狀態(tài)。這時(shí)，僅在信號(hào)FPCLK為“H”的期間編程信號(hào)PRG[k]變成“H”電平，執(zhí)行編程。
圖9示出僅1位的編程運(yùn)作，但對(duì)多個(gè)數(shù)據(jù)“1”編程時(shí)，也每一時(shí)鐘逐位僅對(duì)熔斷數(shù)據(jù)寄存器中設(shè)定“1”的位進(jìn)行編程。關(guān)于末級(jí)的位，由于存在1位余額的編程控制寄存器(觸發(fā)器45)，能與其它位同樣地編程。
最末的數(shù)據(jù)“1”的編程中，輸出端子PO變成“H”電平，因而能在外部檢測(cè)出編程結(jié)束，使總編程時(shí)間為最短。如果熔斷數(shù)據(jù)寄存器的位全部變成“0”，則使輸入端子PI為“H”電平時(shí)，不輸入時(shí)鐘信號(hào)FPCLK，輸出端子PO變成“H”電平。
將電壓VBP設(shè)定為讀出時(shí)的電位，以讀出編程的數(shù)據(jù)。如果讀出時(shí)VERIFY＝H，則如上文所述，作為“0”，讀出編程缺陷位。這里，設(shè)位1編程缺陷，變成SA t[1]＝0(SA c[1]＝1)。于是，保持VERIFY＝H不變且輸入時(shí)鐘信號(hào)FDCLK時(shí)，由于SI[1](SO
)＝1，SA c[1]＝1，在相應(yīng)的熔斷數(shù)據(jù)寄存器設(shè)置“1”。存儲(chǔ)“0”的位k變成SI[k](SO[k-1])＝0，SA c[1]＝1，在熔斷數(shù)據(jù)寄存器設(shè)置“0”。存儲(chǔ)非缺陷的“1”的位k變成SI[k]＝1，SA c[k]-0，并且在相應(yīng)的熔斷數(shù)據(jù)寄存器設(shè)置“0”，依然形成SI[k]＝1，SA c[k]＝0。即，通過(guò)載入讀出放大器和熔斷數(shù)據(jù)寄存器的值的運(yùn)算結(jié)果，僅對(duì)要編程的熔斷數(shù)據(jù)寄存器的數(shù)據(jù)“1”而失敗的位重新設(shè)置“1”。
這樣，如果1位中存在缺陷，即使輸入端子PI為“H”電平，輸出端子PO也保持“L”電平，而無(wú)缺陷，則是輸入端子PI為“H”電平時(shí)，輸出端子PO變成“H”電平，不輸入時(shí)鐘信號(hào)FPCLK，因而僅觀察輸出端子PO的1位，就能判斷程序合格或不合格。存在缺陷時(shí)，依然執(zhí)行編程運(yùn)作，則可僅對(duì)編程缺陷位執(zhí)行重新編程，加以補(bǔ)救。這樣，本實(shí)施方式中，就能高效率執(zhí)行電熔斷件的驗(yàn)證、合格不合格判斷、重新編程。
因此，根據(jù)上述組成結(jié)構(gòu)，使檢測(cè)能力低于常規(guī)讀出運(yùn)作時(shí)的檢測(cè)能力，區(qū)別于未變化狀態(tài)地檢測(cè)受到不可逆變化的存儲(chǔ)元件的狀態(tài)，換句話說(shuō)，以區(qū)別于編程狀態(tài)地降低檢測(cè)容限的方式讀出信息，從而能以足夠的容限驗(yàn)證編程后的狀態(tài)。
又通過(guò)內(nèi)部設(shè)置缺陷/非缺陷檢測(cè)電路和識(shí)別缺陷位的電路，能高效率進(jìn)行缺陷位的補(bǔ)救。
因此，利用本實(shí)施方式，能實(shí)現(xiàn)具有高成品率、高可靠性、高檢查效率的半導(dǎo)體可1次編程存儲(chǔ)器的半導(dǎo)體集成電路器件及其編程方法。
以上的實(shí)施方式說(shuō)明中，舉出通過(guò)破壞MOS晶體管柵極絕緣膜使電熔斷件導(dǎo)通而進(jìn)行編程的Gate-Ox電熔斷件時(shí)為例進(jìn)行了說(shuō)明，但不限于該電熔斷件。例如，電熔斷件也可以是通過(guò)破壞氧化硅層等導(dǎo)電膜進(jìn)行編程的導(dǎo)電膜破壞型。
綜上所述，根據(jù)本發(fā)明的一個(gè)方面，能取得一種半導(dǎo)體集成電路器件，通過(guò)提高使用電熔斷件OTP存儲(chǔ)器的驗(yàn)證檢測(cè)能力，并對(duì)檢測(cè)出的缺陷位作重新編程進(jìn)行補(bǔ)救，可使產(chǎn)品率高且可靠性高。
本鄰域的技術(shù)人員不難發(fā)現(xiàn)還有另外的優(yōu)點(diǎn)和修改。因此，本發(fā)明在其廣義的方面不限于這里示出并說(shuō)明的具體細(xì)節(jié)和代表性實(shí)施例。從而，可作各種修改，而不偏離所附權(quán)利要求書及其等效件規(guī)定的精神和總發(fā)明概念范圍。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，其特征在于，包含通過(guò)以電的方式使元件特性不可逆變化而對(duì)信息編程的存儲(chǔ)元件、以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化的所述存儲(chǔ)元件的狀態(tài)的狀態(tài)檢測(cè)電路、以及使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化的控制電路。
2.如權(quán)利要求1中所述的半導(dǎo)體集成電路器件，其特征在于，還具有比較在所述存儲(chǔ)元件上編程的信息和所述狀態(tài)檢測(cè)電路從所述存儲(chǔ)元件讀出的信息并輸出一致或不一致的比較結(jié)果的比較電路、以及將所述比較結(jié)果為不一致的二進(jìn)制位個(gè)別規(guī)定為缺陷位的缺陷檢測(cè)電路；根據(jù)所述缺陷檢測(cè)電路規(guī)定的缺陷位的信息，對(duì)所述存儲(chǔ)元件重新進(jìn)行編程。
3.如權(quán)利要求1中所述的半導(dǎo)體集成電路器件，其特征在于，所述狀態(tài)檢測(cè)電路通過(guò)將所述存儲(chǔ)元件的電阻值變換成相應(yīng)電平的電壓，并將變換所得的電壓與參考電壓比較，檢測(cè)出所述存儲(chǔ)元件的狀態(tài)。
4.如權(quán)利要求3中所述的半導(dǎo)體集成電路器件，其特征在于，所述控制電路通過(guò)改變所述參考電壓，使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化。
5.如權(quán)利要求3中所述的半導(dǎo)體集成電路器件，其特征在于，所述控制電路通過(guò)改變由流過(guò)所述存儲(chǔ)元件的電流對(duì)電容的充電或放電的時(shí)間，使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化。
6.如權(quán)利要求1中所述的半導(dǎo)體集成電路器件，其特征在于，所述控制電路通過(guò)使所述狀態(tài)檢測(cè)電路的驗(yàn)證檢測(cè)時(shí)的容限形成得比常規(guī)讀出時(shí)嚴(yán)格，將容限特性位檢測(cè)為缺陷位。
7.一種半導(dǎo)體集成電路器件，其特征在于，包含具有多個(gè)存儲(chǔ)塊的存儲(chǔ)單元陣、具有分別與所述各存儲(chǔ)塊對(duì)應(yīng)設(shè)置的多個(gè)控制塊的第1控制電路、以及根據(jù)輸入的命令產(chǎn)生控制所述第1控制電路的工作的信號(hào)的第2控制電路；所述各存儲(chǔ)塊分別具有通過(guò)以電的方式使元件特性不可逆變化而對(duì)信息編程的存儲(chǔ)元件、以區(qū)別于未變化狀態(tài)的方式檢測(cè)所述受到不可逆變化的所述存儲(chǔ)元件的狀態(tài)的狀態(tài)檢測(cè)電路；所述各控制塊分別控制相應(yīng)的所述存儲(chǔ)塊中的所述各狀態(tài)檢測(cè)電路的工作，而且使所述各狀態(tài)檢測(cè)電路分別具有的充分檢測(cè)編程的二進(jìn)制位的能力變化。
8.如權(quán)利要求7中所述的半導(dǎo)體集成電路器件，其特征在于，所述各存儲(chǔ)塊還具有裝入應(yīng)編程到所述存儲(chǔ)元件的數(shù)據(jù)和所述狀態(tài)檢測(cè)電路輸出信號(hào)中的一方的熔斷件數(shù)據(jù)寄存器、以及裝入控制對(duì)所述存儲(chǔ)元件編程的編程控制寄存器。
9.如權(quán)利要求8中所述的半導(dǎo)體集成電路器件，其特征在于，所述熔斷件數(shù)據(jù)寄存器包含m+1(m為整數(shù))級(jí)觸發(fā)器，所述編程控制寄存器包含m+2級(jí)觸發(fā)器。
10.如權(quán)利要求7中所述的半導(dǎo)體集成電路器件，其特征在于，所述存儲(chǔ)元件包含在一個(gè)電極施加電壓的電熔斷件、將電流通路的一端連接所述電熔斷件的另一端并且在柵極施加限制電流通路另一端的電壓用的電壓的第1MOS晶體管、以及將電流通路的一端連接所述第1MOS晶體管的所述電流通路的另一端又將該通路的另一端接地并且在柵極供給對(duì)所述電熔斷件編程用的編程信號(hào)的第2MOS晶體管。
11.如權(quán)利要求10中所述的半導(dǎo)體集成電路器件，其特征在于，所述狀態(tài)檢測(cè)電路包含將所述存儲(chǔ)元件的電阻值變換成相應(yīng)的電平的電壓并將變換所得的電壓與參考電壓比較的差動(dòng)型讀出放大器。
12.如權(quán)利要求11中所述的半導(dǎo)體集成電路器件，其特征在于，所述讀出放大器在第1輸入端供給所述第1MOS晶體管與所述第2MOS晶體管的連接點(diǎn)的電壓，在第2輸入端供給所述基準(zhǔn)電壓產(chǎn)生電路輸出的基準(zhǔn)電壓，對(duì)所述變換所得的電壓和所述基準(zhǔn)電壓進(jìn)行比較和放大后，輸出差動(dòng)放大信號(hào)。
13.如權(quán)利要求7中所述的半導(dǎo)體集成電路器件，其特征在于，所述第1控制電路中的各控制塊具有對(duì)應(yīng)于所述存儲(chǔ)塊輸出從電熔斷件讀出數(shù)據(jù)用的復(fù)位信號(hào)的第1觸發(fā)器、輸出所述讀出放大器的啟動(dòng)信號(hào)的第2觸發(fā)器、使所述第2觸發(fā)器的輸出信號(hào)延遲供給所述讀出放大器的延遲電路、以及受所述第2觸發(fā)器的輸出信號(hào)控制并且對(duì)所述讀出放大器供給作為參考電壓的基準(zhǔn)電壓的基準(zhǔn)電壓產(chǎn)生電路。
14.如權(quán)利要求13中所述的半導(dǎo)體集成電路器件，其特征在于，所述基準(zhǔn)電壓產(chǎn)生電路利用共用MOS電容的電荷，將輸入的數(shù)字信號(hào)變換成相應(yīng)的模擬電壓。
15.如權(quán)利要求13中所述的半導(dǎo)體集成電路器件，其特征在于，所述第2控制電路具有輸入命令的邏輯電路、響應(yīng)所述邏輯電路輸出的指示讀出運(yùn)作的信號(hào)而產(chǎn)生時(shí)鐘信號(hào)時(shí)鐘產(chǎn)生電路、根據(jù)所述邏輯電路的輸出的指示讀出運(yùn)作的信號(hào)和所述時(shí)鐘產(chǎn)生電路供給的時(shí)鐘信號(hào)控制所述第1觸發(fā)器的工作的第1控制器、響應(yīng)所述第1控制器的輸出信號(hào)而對(duì)所述時(shí)鐘產(chǎn)生電路供給的時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器、根據(jù)所述計(jì)數(shù)器的計(jì)數(shù)值和所述時(shí)鐘產(chǎn)生電路供給的時(shí)鐘信號(hào)控制所述第2觸發(fā)器的工作的第2控制器、受所述邏輯電路輸出的指示驗(yàn)證運(yùn)作的信號(hào)控制并且對(duì)所述計(jì)數(shù)器供給初始值的第1多路轉(zhuǎn)換器、以及受所述邏輯電路輸出的指示驗(yàn)證運(yùn)作的信號(hào)控制并且對(duì)所述供給設(shè)定基準(zhǔn)電壓用的數(shù)字信號(hào)的第2多路轉(zhuǎn)換器。
16.一種半導(dǎo)體集成電路器件編程方法，通過(guò)以區(qū)別于未變化狀態(tài)的方式檢測(cè)不可逆變化的存儲(chǔ)元件的狀態(tài)，從所述存儲(chǔ)元件讀出信息，其特征在于，包含通過(guò)以電的方式使元件特性不可逆變化而將信息編程到存儲(chǔ)元件、使檢測(cè)能力低于所述常規(guī)讀出運(yùn)作時(shí)的檢測(cè)能力并以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化的所述存儲(chǔ)元件的狀態(tài)從而從所述存儲(chǔ)元件讀出信息、對(duì)所述存儲(chǔ)元件上編程的信息和從所述存儲(chǔ)元件讀出的信息進(jìn)行比較并且輸出一致或不一致的比較結(jié)果、將所述比較結(jié)果為不一致的二進(jìn)制位個(gè)別規(guī)定為缺陷位、以及根據(jù)所述規(guī)定的缺陷位的信息對(duì)所述存儲(chǔ)元件重新編程。
17.如權(quán)利要求16中所述的半導(dǎo)體集成電路器件編程方法，其特征在于，還包含在將信息編程到存儲(chǔ)元件前，使所述存儲(chǔ)元件的存儲(chǔ)節(jié)點(diǎn)復(fù)原。
18.如權(quán)利要求16中所述的半導(dǎo)體集成電路器件編程方法，其特征在于，從所述存儲(chǔ)元件讀出信息是檢測(cè)出容限特性位當(dāng)作缺陷位。
19.如權(quán)利要求16中所述的半導(dǎo)體集成電路器件編程方法，其特征在于，從所述存儲(chǔ)元件讀出信息是通過(guò)改變狀態(tài)檢測(cè)電路的參考電壓，使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化而執(zhí)行的。
20.如權(quán)利要求16中所述的半導(dǎo)體集成電路器件編程方法，其特征在于，從所述存儲(chǔ)元件讀出信息是通過(guò)改變利用流過(guò)所述存儲(chǔ)元件的電流對(duì)電容充電或放電的時(shí)間，使?fàn)顟B(tài)檢測(cè)電路的檢測(cè)能力變化而執(zhí)行的。
全文摘要
半導(dǎo)體集成電路器件具有存儲(chǔ)元件、狀態(tài)檢測(cè)電路和控制電路。通過(guò)以電的方式使元件特性不可逆變化，將信息編程在所述存儲(chǔ)元件上。將所述狀態(tài)檢測(cè)電路以區(qū)別于未變化狀態(tài)的方式檢測(cè)受到不可逆變化所述存儲(chǔ)元件的狀態(tài)。所述控制電路結(jié)構(gòu)上則做成使所述狀態(tài)檢測(cè)電路的檢測(cè)能力變化。
文檔編號(hào)G11C8/00GK1681045SQ20051006505
公開日2005年10月12日 申請(qǐng)日期2005年4月5日 優(yōu)先權(quán)日2004年4月7日
發(fā)明者伊藤洋, 行川敏正 申請(qǐng)人:株式會(huì)社東芝