專利名稱：具有調(diào)整輸入電阻的偏置電壓節(jié)點的電流讀出放大器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路器件及其工作方法，更具體地說，涉及包含讀出放大器電路的集成電路存儲器件及其工作方法。
背景技術(shù)：
通常，隨著半導體存儲器的芯片尺寸的增大，用來傳送數(shù)據(jù)的數(shù)據(jù)線的長度也會增加。因此，在半導體存儲器中可能會使用電流讀出放大器，它與電壓讀出放大器相比相對較少地受到數(shù)據(jù)線的電容性負載的影響。在電流讀出放大器中，因為在數(shù)據(jù)線上沒有電壓差，所以即使連續(xù)傳送不同的數(shù)據(jù)時，也不需要對數(shù)據(jù)線進行均衡補償。因此，當存儲器的工作速度提高時采用電流讀出放大器較為有利。
不幸的是，傳統(tǒng)的電流讀出放大器被限制在低電壓工作環(huán)境下。此外，傳統(tǒng)的電流讀出放大器可能會遇到工作穩(wěn)定性降低和/或讀出延時增大的問題。
圖1是傳統(tǒng)的電流讀出放大器電路的電路圖，它應用于半導體存儲器中，如動態(tài)隨機存取存儲器(下文中稱為DRAM)等。參考圖1，示出位線讀出放大器(B/L S/A)10、電流讀出放大器20和差分放大器30相連的結(jié)構(gòu)。如果存儲單元(未示出)中的、在讀操作模式中由位線讀出放大器10讀取為數(shù)據(jù)0或1的數(shù)據(jù)，被送到一對數(shù)據(jù)線DL和/DL上時，那么響應于讀出啟動信號EN和ENB而工作的電流讀出放大器20，通過電流讀出該數(shù)據(jù)并提供電流讀出輸出SO和/SO。電流讀出放大器20的電流讀出輸出SO和/SO被施加到差分放大器30的輸入端，經(jīng)電壓放大，并被傳輸給數(shù)據(jù)輸出電路(未示出)。
圖2是說明傳統(tǒng)電流讀出放大器電路的典型的工作的電路圖，其應用于DRAM中。當列選擇線CSL被使能時，由位線讀出放大器10讀取的存儲單元中的數(shù)據(jù)被傳輸?shù)綌?shù)據(jù)線對DL和/DL上。在圖2中，假定用I表示由位線讀出放大器10產(chǎn)生的電流之間的差值，用CIO表示數(shù)據(jù)線對DL和/DL的電容性負載。圖中，分別連接到位線對BL和/BL上的P型MOS晶體管M5和M6為負載晶體管，用來向電流讀出放大器20提供工作電流。假定流經(jīng)每一P型MOS晶體管M5和M6的電流均為i，流經(jīng)節(jié)點A的作為電流讀出放大器20的第一輸出的電流為i-I，流經(jīng)節(jié)點B的作為第二輸出的電流為i。也就是說，流經(jīng)節(jié)點A和節(jié)點B的電流之間的差為I。
如果構(gòu)成電流讀出放大器20的P型MOS晶體管M1和M3工作在飽和區(qū)并且具有相同的尺寸，那么MOS晶體管M1和M3的柵極和源極之間的電壓差是近似一致的。即VGS1＝VGS3＝V1。同樣地，如果P型MOS晶體管M2和M4工作在飽和區(qū)并且具有相同的尺寸，那么VGS2＝VGS4＝V2。因為當列選擇線CSL工作時選擇信號YSEL為零，所以列選擇線CSL上的輸入節(jié)點電壓分別為V1+V2，并且具有幾乎相同的電壓。其結(jié)果是，由于進入列選擇線CSL的電流差為I但輸入節(jié)點上的電壓保持相同，所以實際上沒有產(chǎn)生電壓差。這樣一來，列選擇線CSL的輸入電阻RIN近似為零。因此，數(shù)據(jù)線對DL和/DL能夠以全電流模式傳輸數(shù)據(jù)。
也就是說，RIN＝ΔvIN/ΔiIN＝O/I＝0。當RIN用各個晶體管的跨導來表示時，得到如下的方程式RIN＝{2(gm34-gm12)}/gm12×gm34。在上述方程中，gm為MOS晶體管的跨導。假定是對稱設(shè)計，則有g(shù)m1＝gm2＝gm12和gm3＝gm4＝gm34。為滿足RIN為零的條件，則gm12＝gm34。也就是說，形成交叉耦合閂鎖電路(latch circuit)的MOS晶體管M1和M2的跨導，與用來防止閂鎖工作的電流源晶體管M3和M4的跨導相同。
如果RIN＜0，即形成交叉耦合閂鎖電路的N型MOS晶體管M1和M2的跨導，大于用來防止閂鎖工作的電流源晶體管M3和M4的跨導，那么列選擇線CSL可能具有相似的閂鎖屬性，這將降低工作穩(wěn)定性。
另一方面，如果RIN＞0，那么列選擇線CSL可能會工作在電壓工作模式。不幸地是，由于在列選擇線CSL的兩個輸入之間產(chǎn)生的電壓差，數(shù)據(jù)傳輸速度可能會降低。
可以調(diào)整P型MOS晶體管M1和M2與P型MOS晶體管M3和M4之間的尺寸比，從而使列選擇線CSL具有零輸入電阻RIN。然而，盡管在特殊條件下可以滿足RIN＝0，但是工作電壓或工作溫度的變化也會使RIN＝0不再滿足。這是因為gm12和gm34不能總是保持同樣的比值。
然而，低電壓工作會使列選擇線CSL的每個晶體管不能保持在其飽和模式，這會導致RIN有很大的改變。作為要求的最小電壓，由于列選擇線CSL具有從位線讀出放大器到列選擇線CSL輸入端的電壓降加上晶體管M1的閾值電壓加上節(jié)點A處的擺動電壓加上晶體管M3的閾值電壓，所以2V或更小的工作電壓會使列選擇線CSL的晶體管工作在飽和區(qū)以外。因此，可能會失去理想列選擇線CSL的功能性。
仍參考圖1，將描述非理想列選擇線CSL的工作。通常，為了避免列選擇線CSL不穩(wěn)定的工作，RIN初始設(shè)計為具有略大于零的值。這樣即使在過程、電壓和溫度(下文中稱為PVT)發(fā)生變化時，也可以使RIN保持為正值。因此，在列選擇線CSL的輸入節(jié)點處的電壓隨著電流的改變而改變。當電流流過圖1中的位線讀出放大器10時，如果RIN大于零，互補數(shù)據(jù)線/DL上的電壓變得大于數(shù)據(jù)線DL上的電壓。相應地，在用來提供負載電流的P型MOS晶體管M5和M6上產(chǎn)生的負載電流IM5和IM6不再相同。也就是說，如果互補數(shù)據(jù)線/DL上的電壓高于數(shù)據(jù)線DL上的電壓，那么負載電流IM6會變得小于負載電流IM5。在這種情況下會產(chǎn)生兩個問題。
第一，在電流讀出放大器20的兩個節(jié)點之間產(chǎn)生的電流差表示為/ISO-ISO＝IM6-(IM5-I)。因為電流IM6小于電流IM5，所以電流差小于I。因為位線讀出放大器10所產(chǎn)生的電流差I(lǐng)沒有全部傳遞到電流讀出放大器20，所以電流差的下降導致輸出節(jié)點SO和/SO處的電壓出現(xiàn)擺動。更進一步地，由于輸出節(jié)點SO和/SO處的電壓成為連接到下一級的差分放大器30的輸入，所以這會降低差分放大器的工作速度。
第二，如果從不同的位線讀出放大器10連續(xù)地讀取數(shù)據(jù)，那么當來自位線讀出放大器10的數(shù)據(jù)相同時讀出速度可能會降低?？紤]這樣一種情況，其中有幾個輸入/輸出(I/O)線連接到數(shù)據(jù)線對DL和/DL，進而連接到一個電流讀出放大器進行讀操作，并選擇不同的列選擇線CSL進行連續(xù)操作。如果在兩端產(chǎn)生電流差/ISO-ISO＝IM6-(IM5-I)，那么第一列選擇線CSL會關(guān)斷從而選擇另一個列選擇線CSL。結(jié)果，I＝0并且兩端之間的電流差變?yōu)镮M6-IM5。因此，電流流向相反方向，同時輸出SO和/SO的電壓也會變化。當數(shù)據(jù)線對DL和/DL上的電壓逐漸變得相同時，電流差則會消失。在隨后的列選擇線CSL被使能、并且在數(shù)據(jù)線對DL和/DL上的電壓變成相同之前位線讀出放大器10的電流就再次供應到電流讀出放大器20的情況下，如果位線讀出放大器10的數(shù)據(jù)與前一數(shù)據(jù)相同，那么電流的方向一定會再次改變。由于讀出輸出SO和/SO上的電壓改變，所以讀出延時會增大。
因為當列選擇線CSL的輸入電阻RIN大于零時就可能出現(xiàn)上面所討論的問題，所以如有可能輸入電阻RIN應設(shè)計為零。
圖3是描述與圖1的讀出輸出相關(guān)的信號的仿真波形的圖。在圖中示出了當位線讀出放大器10的數(shù)據(jù)改變時通過仿真測量作為電流讀出放大器的輸入的數(shù)據(jù)線對DL和/DL上的電壓、讀出輸出SO和/SO上的電壓以及差分放大器30的輸出OUT上的電壓得到的結(jié)果。橫坐標軸表示時間，縱坐標軸表示電壓。
圖4是描述當在圖1的電路中外部環(huán)境因素變化時在數(shù)據(jù)線對之間產(chǎn)生的最大電壓差的圖。圖4中，示出了測量并繪制的數(shù)據(jù)線對DL和/DL之間的最大電壓差的結(jié)果，其中VDD＝1.6V、2V、2.5V和3V，溫度為-5℃、50℃和110℃。這里，橫坐標軸表示電壓，縱坐標軸表示電壓差?？梢钥闯?，隨著工作電壓的下降和隨之列選擇線CSL的輸入電阻RIN的增大，數(shù)據(jù)線對DL和/DL之間的電壓差會增大。如果構(gòu)成電流讀出放大器20的晶體管的尺寸改變，以使列選擇線CSL的輸入電阻RIN在低壓時為零，那么當VDD較高時輸入電阻RIN變成負(-)的，這會帶來穩(wěn)定性的問題。
圖5示出通過仿真測量從使能列選擇線CSL的時刻開始直到輸出OUT節(jié)點達到500mV時的時間所得到的結(jié)果，即圖1電路中的讀出延時。隨著工作電壓的下降，以電流讀出放大器20的輸出作為其輸入的差分放大器30的速度會降低。另外，依賴于列選擇線CSL的輸入電阻RIN的增大，電流讀出放大器20的輸出電壓擺動(在SO和/SO節(jié)點處的電壓擺動)可能會下降，這會帶來使讀出延時進一步增大的問題。這是因為電流讀出放大器需要如下工作電壓，即所述工作電壓大于從位線讀出放大器10的輸出端到電流讀出放大器20的輸入端之間的電壓降加上晶體管M1的閾值電壓、節(jié)點A處的擺動電壓和晶體管M3的閾值電壓。
已知圖1和2中所示的P型MOS晶體管M3和M4可以替換成N型MOS晶體管，并且柵極偏置電壓可以被設(shè)定為恒定電壓。例如，J.Y.Sim等人描述了這種技術(shù)，見“in Double boosting，Hybrid Current sense Amplifier，andBinary Weighted Temperature Sensor Adjustment Schemes for 1.8V 12Mb MobileDRAMs Symp.in VLSI circuit digest of Technical Papers，2002，pp294-297”。這可以降低和消除P型MOS晶體管M3和M4的閾值電壓降，從而增強低壓工作性能。因此，由于可以減少低電壓時輸入電阻RIN突然增大的現(xiàn)象，所以增強了工作性能。然而，仍然存在一個問題，就是構(gòu)成交叉耦合閂鎖的PMOS晶體管和防止閂鎖的NMOS晶體管之間由于PVT變化而具有不同的電流導通特性，使輸入電阻RIN的改變?nèi)匀粫兊煤艽蟆?br>
發(fā)明內(nèi)容
根據(jù)本發(fā)明的某些實施例，電流讀出放大器包括第一和第二P型MOS晶體管，它們具有分別連接到第一和第二讀出輸入端的源極節(jié)點、彼此交叉耦合的柵極和漏極節(jié)點。第一和第二N型MOS晶體管具有分別連接到第一和第二讀出輸出端的漏極節(jié)點，第一和第二讀出輸出分別對應著第一和第二P型MOS晶體管的漏極節(jié)點，第一和第二N型MOS晶體管具有連接到電源電壓的各自柵極節(jié)點。第三和第四N型MOS晶體管，其具有分別連接到第一和第二讀出輸出的漏極節(jié)點，連接到偏置電壓節(jié)點的柵極節(jié)點，從而在第一和第二讀出輸出和公共參考節(jié)點之間建立各自的電流通路。
在本發(fā)明的其它實施例中，通過響應于工作啟動信號，第五N型MOS晶體管將第一、第二、第三和第四N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點。
在本發(fā)明的另一些其它實施例中，運算放大器具有分別連接到第一和第二讀出輸入的非倒相和倒相輸入節(jié)點，以及連接到偏置電壓節(jié)點的輸出節(jié)點，其中所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，從而驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點至大致相同的電壓電平。
在本發(fā)明的又一些其它實施例中，偏置電壓發(fā)生器向偏置電壓施加節(jié)點提供偏置電壓。
在本發(fā)明的其它實施例中，偏置電壓發(fā)生器包括第三和第四P型MOS晶體管，它們具有的分別連接到第一和第二等效(dummy)讀出輸入的源極節(jié)點、彼此交叉耦合的柵極和漏極節(jié)點。第六和第七N型MOS晶體管，它們具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點，第一和第二等效讀出輸出對應著第三和第四P型MOS晶體管的漏極節(jié)點，第六和第七N型MOS晶體管具有連接到電源電壓的柵極節(jié)點。第八和第九N型MOS晶體管，它們具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點、連接到偏置電壓節(jié)點的柵極節(jié)點，從而在第一和第二等效讀出輸出和公共參考節(jié)點之間建立電流通路。第十N型MOS晶體管將第六、第七、第八和第九N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點。運算放大器，它具有分別連接到第一和第二等效讀出輸入的非倒相和倒相輸入節(jié)點以及連接到偏置電壓節(jié)點的輸出節(jié)點，所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，從而驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點達到大致相同的電壓電平。
在本發(fā)明的其它實施例中，第一和第二P型MOS晶體管分別與第三和第四P型MOS晶體管具有大致相同的尺寸，第一、第二、第三和第四N型MOS晶體管分別與第六、第七、第八和第九N型MOS晶體管具有大致相同的尺寸。


當結(jié)合附圖來閱讀時從下面的具體實施例的詳細描述，本發(fā)明的其它特征將會更容易被理解，其中圖1是傳統(tǒng)電流讀出放大器電路的電路圖，所述電流讀出放大器電路被配置以用于半導體存儲器中，如動態(tài)隨機存取存儲器；圖2是說明傳統(tǒng)電流讀出放大器電路的典型運行的電路圖，它應用于DRAM；圖3是與圖1的讀出輸出相關(guān)的信號的仿真波形的圖；圖4是在圖1的電路中的外部環(huán)境因素變化時在數(shù)據(jù)線對之間產(chǎn)生的最大電壓差的圖；圖5示出在圖1電路中通過仿真測量讀出延時所獲得的結(jié)果；圖6是根據(jù)本發(fā)明某些實施例的讀出電路的電路圖；圖7是示出與圖6電路的讀出輸出相關(guān)的信號的仿真波形的圖；圖8是示出當在圖6的電路中外部環(huán)境因素改變時在數(shù)據(jù)線對之間產(chǎn)生的最大電壓差的圖；圖9是示出通過仿真測量圖6的電路所產(chǎn)生的讀出延時而獲得的結(jié)果的圖；以及圖10是根據(jù)本發(fā)明其它實施例的讀出電路的示意圖。
具體實施例方式
雖然本發(fā)明容許有各種修改和替換的形式，但是在此詳細描述通過附圖中的示例示出的其具體實施例。應該明白這里并不是想限制于所公開的特定形式，而相反，本發(fā)明將覆蓋所有落在由權(quán)利要求所限定的精神和范圍內(nèi)的修改、等效和替換。在附圖的整個描述中，相同的附圖標記表示相同的元件。
如在此使用的，單數(shù)形式“一”和“一個”是想包含復數(shù)形式，除非有其它明確的表述。進一步將會理解，當在本說明書中使用術(shù)語“包含”、“包括”、“構(gòu)成”和/或“組成”時，它指出出現(xiàn)了所聲明的特點、整體、步驟、操作、元件、和/或部件，但不排除出現(xiàn)或附加一個或更多其它特點、整體、步驟、操作、元件、部件、和/或它們的組合?？梢岳斫?，當稱一個元件被“連接”或“耦合”到另一個元件時，它可以被直接連接或耦合到其它元件或者是出現(xiàn)居間的元件。此外，這里使用的“連接”或“耦合”也包括無線連接或耦合。這里所使用的術(shù)語“和/或”包括任何以及所有列出的關(guān)聯(lián)條目的一個或更多個的組合。
可以理解，盡管這里使用術(shù)語第一和第二來描述不同的部件，但這些部件不應被這些術(shù)語所限制。這些術(shù)語只是用來區(qū)分一個部件與另一部件的。因此，下面討論的第一部件可以稱為第二部件，并且類似地，在不違背本發(fā)明的教導的情況下，第二部件也可以稱為第一部件。
除非另有說明，這里使用的所有術(shù)語(包括技術(shù)的和科學的術(shù)語)具有與本發(fā)明所屬領(lǐng)域的一般技術(shù)人員通常所理解的同樣的含義。進一步地可以理解，如就象常用的詞典里所作的定義，那些術(shù)語應被解釋為與它們在相關(guān)技術(shù)背景中的含義相一致的意思，而不是以理想化的或過于刻板的理解來解釋，除非在這里作出了這樣的明確定義。
在圖6示出根據(jù)本發(fā)明的某些實施例的、包括電流讀出放大器21和偏置電壓發(fā)生器40的電路。電流讀出放大器21包括代替圖1和2所示的P型MOS晶體管M3和M4的NMOS晶體管，用來建立電流通路的NMOS晶體管與代替NMOS晶體管并行連接。
電流讀出放大器21包括第一和第二P型MOS晶體管M1和M2，它們具有彼此交叉耦合的柵極和漏極節(jié)點、分別連接到第一和第二讀出輸入DL和/DL的源極節(jié)點，所述漏極節(jié)點作為第一和第二讀出輸出SO和/SO。電流讀出放大器21還包括第一和第二N型MOS晶體管M3和M4，它們具有分別連接到第一和第二讀出輸出SO和/SO的漏極節(jié)點、連接到共用的電源電壓(VDD)施加節(jié)點的柵極節(jié)點。電流讀出放大器21還包括第三和第四N型MOS晶體管M7和M8，它們具有分別連接到第一和第二讀出輸出SO和/SO的漏極節(jié)點、連接到共用的偏置電壓(VBIAS)施加節(jié)點的柵極節(jié)點，以便在從第一和第二讀出輸出SO和/SO到地GND建立電流通路。此外，電流讀出放大器21還包括第五N型MOS晶體管M19，它響應于工作啟動信號(EN)而將第一、第二、第三和第四N型MOS晶體管M3、M4、M7和M8的源極節(jié)點連接到共用的地電壓(GND)節(jié)點。
偏置電壓發(fā)生器40包括第三和第四P型MOS晶體管M9和M10，它們具有分別連接到第一和第二等效讀出輸入VP和VN的源極節(jié)點、彼此交叉耦合的柵極和漏極節(jié)點。偏置電壓發(fā)生器40還包括第六和第七N型MOS晶體管M11和M12，它們具有分別連接到第一和第二等效讀出輸出DS和/DS的漏極節(jié)點、連接到共用的電源電壓施加節(jié)點的柵極節(jié)點，所述第一和第二等效讀出輸出是第三和第四P型MOS晶體管的漏極節(jié)點。偏置電壓發(fā)生器40還包括第八和第九N型MOS晶體管M15和M16，它們具有分別連接到第一和第二等效讀出輸出DS和/DS的漏極節(jié)點、連接到共用的偏置電壓(VBIAS)施加節(jié)點的柵極節(jié)點，從而從第一和第二等效讀出輸出DS和/DS到地建立電流通路。偏置電壓發(fā)生器40還包括第十N型MOS晶體管M18，用于固定地將第六、第七、第八和第九N型MOS晶體管的源極節(jié)點連接到共用的地電壓節(jié)點。此外，偏置電壓發(fā)生器40還包括運算放大器C1，它具有分別連接到第一和第二等效讀出輸入VP和VN的非倒相輸入節(jié)點(+)和倒相輸入節(jié)點(-)，以及連接到偏置電壓(VBIAS)施加節(jié)點的輸出節(jié)點，其中運算放大器C1調(diào)整偏置電壓(VBIAS)施加節(jié)點上的偏置電壓，從而使非倒相輸入節(jié)點(+)和倒相輸入節(jié)點(-)上的電壓變得大致相同。
如圖1所示，電壓放大差分放大器30的差分輸入可以連接到電流讀出放大器的第一和第二讀出輸出SO和/SO。
圖6中，即使PVT變化，也可以通過控制NMOS晶體管M7和M8的柵極節(jié)點上的電壓而使輸入電阻RIN保持在大致為零?？梢蕴岣叩碗妷簳r的工作速度，而且即使在較高電源電壓下也可以改善工作穩(wěn)定性。
通過圖6和圖1之間電路結(jié)構(gòu)的比較，可以看出圖6中的NMOS晶體管M3和M4取代了圖1中的PMOS晶體管M3和M4。這里，施加到圖6中的NMOS晶體管M3和M4的柵極上的電壓為電源電壓VDD。NMOS晶體管M7和M8分別連接到NMOS晶體管M3和M4。施加到NMOS晶體管M7和M8的柵極節(jié)點上的電壓為偏置電壓VBIAS。
偏置電壓VBIAS由偏置電壓發(fā)生器40產(chǎn)生。構(gòu)成偏置電壓發(fā)生器40的每個晶體管M9、M10、M11、M12、M15、M16和M18的尺寸，可以被形成與構(gòu)成電流讀出放大器21的晶體管M1、M2、M3、M4、M7、M8和M19的尺寸一樣。按照與位線讀出放大器10相同的形式，配置固定的位線讀出放大器(固定B/L S/A)15，但是它的值不是由存儲單元中的數(shù)據(jù)確定的，而是固定閂鎖在0或1。這可以通過加電時只向一個輸出供電來實現(xiàn)。加電完成后，固定位線讀出放大器15會持續(xù)保持在恒定的數(shù)據(jù)值。
固定位線讀出放大器15可以使用同樣的生產(chǎn)工藝來形成，即使是在形成有大量位線讀出放大器10的區(qū)域中。另一方面，當固定位線讀出放大器15配置在外圍電路區(qū)域中，而不是在形成有存儲單元的存儲單元陣列區(qū)域中時，可能會與位線讀出放大器10存在較小的特性差異。然而，由于該特性差異不會導致圖6所示的電路在工作中出現(xiàn)問題，所以固定位線讀出放大器15也可以配置在外圍電路區(qū)域中。
運算放大器C1(下文中稱為OPAMP)調(diào)整晶體管M15和M16的柵極電壓，即調(diào)整偏置電壓VBIAS的電平以使VP和VN的電壓大致相同。這里使用的OPAMP的結(jié)構(gòu)和工作方式在本領(lǐng)域內(nèi)為人們所熟知，因此省略了更進一步地解釋。
圖6中，如果VN＞VP，即RIN＞0，那么OPAMP C1降低VBIAS電壓。隨之，晶體管M15和M16的電流導通電阻升高從而導致輸入電阻RIN下降。相反，如果VN＜VP，即RIN＜0，那么OPAMP C1就提高VBIAS電壓。隨之，晶體管M15和M16的電流導通電阻降低從而導致輸入電阻RIN升高。這樣一來，由于在實際電流讀出放大器上施加了相同的VBIAS電壓，所以即使當PVT變化時，電流讀出放大器的輸入電阻也可以維持在零附近。
在某些實施例中可以使用具有最小偏移的OPAMP，這是因為當圖6中使用的OPAMP C1具有偏移時，輸入電阻RIN可以固定在某一偏離零的值。然而，當OPAMP的偏移量已知時，晶體管M15和M16與晶體管M7和M8之間在尺寸上可能會有一點不同，從而補償偏移。
圖7所示為與圖6電路的讀出輸出相關(guān)的信號的仿真波形。它顯示了當改變圖7電路中的位線讀出放大器10的數(shù)據(jù)時，通過仿真測量作為電流讀出放大器21輸入的數(shù)據(jù)線對DL和/DL的電壓、讀出輸出SO和/SO上的電壓、以及差分放大器30的輸出OUT的電壓而得到的結(jié)果。圖中，橫坐標軸表示時間，縱坐標軸表示電壓。
如圖7所示，數(shù)據(jù)線對DL和/DL上的電壓在mV范圍內(nèi)。這里，位線讀出放大器10的讀改變周期為4ns，在最初的三個周期中輸入相反的數(shù)據(jù)，而在隨后的3個周期中輸入相同的數(shù)據(jù)。讀出輸出節(jié)點SO和/SO上的擺動電壓隨著輸入電阻RIN的變小而變大。因此，輸入電阻RIN可以是零以便在輸出節(jié)點SO和/SO上獲得最大的擺動電壓和穩(wěn)定工作?？梢钥闯觯谳敵龉?jié)點SO和/SO上的更大的擺動電壓提高了連接到后一級的電壓放大差分放大器30的工作速度，從而減小了讀出延時。
圖8所示為圖6的電路中當外部環(huán)境因素改變時在數(shù)據(jù)線對之間產(chǎn)生的最大的電壓差。也就是說，通過測量和繪制基于電壓和溫度變化的數(shù)據(jù)線對DL和/DL上的電壓而得到的結(jié)果。與圖4所示的現(xiàn)有技術(shù)的結(jié)果相比，可以看出輸入電阻RIN基于電壓和溫度變化而發(fā)生的改變大幅度地降低了。
圖9所示為圖6電路產(chǎn)生的通過仿真測量得到的讀出延時。比較圖5和圖9，可以看出后者具有減小的讀出延時。也就是說，可以看出本發(fā)明的某些實施例解決了現(xiàn)有技術(shù)中由于電流讀出放大器中輸出擺動降低而引起的讀出延時增加的問題。
圖10所示為根據(jù)本發(fā)明其它實施例的電流讀出放大器的電路圖。參考圖10，電流讀出放大器22包括第一和第二P型MOS晶體管M9和M10，它們具有分別連接到第一和第二讀出輸入DL和/DL的源極節(jié)點以及彼此交叉耦合的柵極節(jié)點和漏極節(jié)點。第一和第二N型MOS晶體管M11和M12具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到共用的電源電壓施加節(jié)點的柵極節(jié)點，其中第一和第二讀出輸出是第一和第二P型晶體管的漏極節(jié)點。第三和第四N型MOS晶體管M15和M16具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到共用的偏置電壓施加節(jié)點的柵極節(jié)點，從而從第一和第二讀出輸出到地建立電流通路。第五N型MOS晶體管M18，它響應于工作啟動信號而將第一、第二、第三和第四N型MOS晶體管的公共源極節(jié)點連接到共用的地電壓節(jié)點。運算放大器C1具有分別連接到第一和第二等效讀出輸入的非倒相和倒相輸入節(jié)點以及連接到偏置電壓施加節(jié)點的輸出節(jié)點。運算放大器調(diào)整偏置電壓施加節(jié)點上的偏置電壓，以使非倒相和倒相輸入節(jié)點的電壓大致相同。
這樣，圖10中的電流讀出放大器電路包括運算放大器C1和晶體管，但不包括構(gòu)成圖6中所示的偏置電壓發(fā)生器的多個晶體管。這種情況下，因為運算放大器C1的輸入節(jié)點分別連接到電流讀出放大器22的數(shù)據(jù)線對DL和/DL的節(jié)點，并且運算放大器C1的輸出節(jié)點連接到晶體管M15和M16的柵極節(jié)點，所以晶體管M15和M16的柵極電壓可以得到調(diào)整。相應地跨導得到調(diào)整以使輸入電阻保持在大致為零，實質(zhì)上這與上述圖6中的方式相類似。
作為詳細描述的結(jié)語，應當注意，在實質(zhì)上并不脫離本發(fā)明的原理時，可以對優(yōu)選實施例進行很多種變化和修改。所有這樣的變化和修改都將被認為包含在后面權(quán)利要求所提出的本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種電流讀出放大器電路，包括第一和第二P型MOS晶體管，具有分別連接到第一和第二讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第一和第二N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點，所述第一和第二讀出輸出分別對應于第一和第二P型MOS晶體管的漏極節(jié)點，所述第一和第二N型MOS晶體管還具有連接到電源電壓的各自的柵極節(jié)點；以及第三和第四N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二讀出輸出到公共參考節(jié)點建立各自的電流通路。
2.如權(quán)利要求1所述的電流讀出放大器電路，還包括第五N型MOS晶體管，其通過響應于工作啟動信號而將第一、第二、第三和第四N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點。
3.如權(quán)利要求1所述的電流讀出放大器電路，還包括運算放大器，具有分別連接到第一和第二讀出輸入的非倒相和倒相輸入節(jié)點，以及連接到偏置電壓節(jié)點的輸出節(jié)點，其中所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，以便驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點至大致相同的電壓電平。
4.如權(quán)利要求1所述的電流讀出放大器電路，還包括偏置電壓發(fā)生器，用于向偏置電壓節(jié)點提供偏置電壓。
5.如權(quán)利要求4所述的電流讀出放大器電路，其中偏置電壓發(fā)生器包括第三和第四P型MOS晶體管，具有分別連接到第一和第二等效讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第六和第七N型MOS晶體管，具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點，所述第一和第二等效讀出輸出對應著第三和第四P型MOS晶體管的漏極節(jié)點，所述第六和第七N型MOS晶體管還具有連接到電源電壓的柵極節(jié)點；第八和第九N型MOS晶體管，具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二等效讀出輸出到公共參考節(jié)點建立電流通路；第十N型MOS晶體管，用于固定地將第六、第七、第八和第九N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點；以及運算放大器，具有分別連接到第一和第二等效讀出輸入的非倒相和倒相輸入節(jié)點，以及連接到偏置電壓節(jié)點的輸出節(jié)點，所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，以便驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點至大致相同的電壓電平。
6.如權(quán)利要求5所述的電流讀出放大器電路，其中第一和第二P型MOS晶體管分別與第三和第四P型MOS晶體管具有大致相同的尺寸，第一、第二、第三和第四N型MOS晶體管分別與第六、第七、第八和第九N型MOS晶體管具有大致相同的尺寸
7.一種電流讀出放大器電路，包括第一和第二P型MOS晶體管，具有分別連接到第一和第二讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第一和第二N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點，所述第一和第二讀出輸出分別對應著第一和第二P型MOS晶體管的漏極節(jié)點，所述第一和第二N型MOS晶體管還具有連接到電源電壓的各自的柵極節(jié)點；第三和第四N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二讀出輸出到公共參考節(jié)點建立各自的電流通路。第五N型MOS晶體管，其通過響應于工作啟動信號而將第一、第二、第三和第四N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點；以及偏置電壓調(diào)整電路，用于向偏置電壓施加節(jié)點提供偏置電壓，以便第一和第二讀出輸入的電壓電平彼此大致相同。
8.如權(quán)利要求7所述的電流讀出放大器電路，其中偏置電壓調(diào)整電路包括運算放大器，所述運算放大器具有分別連接到第一和第二讀出輸入的非倒相和倒相輸入節(jié)點以及連接到偏置電壓節(jié)點的輸出節(jié)點。
9.如權(quán)利要求8所述的電流讀出放大器電路，其中第一和第二讀出輸入分別被連接到數(shù)據(jù)線和互補數(shù)據(jù)線。
10.如權(quán)利要求9所述的電流讀出放大器電路，還包括分別被連接到數(shù)據(jù)線和互補數(shù)據(jù)線的P型MOS晶體管。
11.如權(quán)利要求10所述的電流讀出放大器電路，還包括連接到第一和第二讀出輸出的差分放大器電路。
12.一種半導體存儲器讀出電路，包括電流讀出放大器，包括第一和第二P型MOS晶體管，具有分別連接到第一和第二讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第一和第二N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點，所述第一和第二讀出輸出分別對應于第一和第二P型MOS晶體管的漏極節(jié)點，所述第一和第二N型MOS晶體管還具有連接到電源電壓的各自的柵極節(jié)點；第三和第四N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二讀出輸出到公共參考節(jié)點建立各自的電流通路；第五N型MOS晶體管，其通過響應于工作啟動信號而將第一、第二、第三和第四N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點；偏置電壓發(fā)生器，包括第三和第四P型MOS晶體管，具有分別連接到第一和第二等效讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第六和第七N型MOS晶體管，具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點，所述第一和第二等效讀出輸出對應于第三和第四P型MOS晶體管的漏極節(jié)點，所述第六和第七N型MOS晶體管還具有連接到電源電壓的柵極節(jié)點；第八和第九N型MOS晶體管，具有分別連接到第一和第二等效讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二等效讀出輸出到公共參考節(jié)點建立電流通路；第十N型MOS晶體管，用于固定地將第六、第七、第八和第九N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點；以及運算放大器，具有分別連接到第一和第二等效讀出輸入的非倒相和倒相輸入節(jié)點，和連接到偏置電壓節(jié)點的輸出節(jié)點，其中所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，從而驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點至大致相同的電壓電平；以及連接到第一和第二讀出輸出的差分放大器電路。
13.一種動態(tài)隨機存取存儲器(DRAM)數(shù)據(jù)讀出電路，包括第一和第二P型MOS晶體管，具有分別連接到第一和第二讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點；第一和第二N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點，所述第一和第二讀出輸出分別對應于第一和第二P型MOS晶體管的漏極節(jié)點，所述第一和第二N型MOS晶體管還具有連接到電源電壓的各自的柵極節(jié)點；第三和第四N型MOS晶體管，具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，以便從第一和第二讀出輸出到公共參考節(jié)點建立各自的電流通路。第五N型MOS晶體管，其通過響應于工作啟動信號而將第一、第二、第三和第四N型MOS晶體管的源極節(jié)點連接到公共參考節(jié)點；運算放大器，具有分別連接到第一和第二讀出輸入的非倒相和倒相輸入節(jié)點，以及連接到偏置電壓節(jié)點的輸出節(jié)點，其中所述運算放大器在其輸出節(jié)點上產(chǎn)生偏置電壓，以便驅(qū)動非倒相輸入節(jié)點和倒相輸入節(jié)點至大致相同的電壓電平；以及被連接到第一和第二讀出輸出的差分放大器電路。
全文摘要
公開了一種電流讀出放大器，包括第一和第二P型MOS晶體管，它們具有分別連接到第一和第二讀出輸入的源極節(jié)點以及彼此交叉耦合的柵極和漏極節(jié)點。還包括第一和第二N型MOS晶體管，它們具有分別連接到第一和第二讀出輸出的漏極節(jié)點，所述第一和第二讀出輸出分別對應著第一和第二P型MOS晶體管的漏極節(jié)點，第一和第二N型MOS晶體管具有連接到電源電壓的各自的柵極節(jié)點。還包括第三和第四N型MOS晶體管，它們具有分別連接到第一和第二讀出輸出的漏極節(jié)點以及連接到偏置電壓節(jié)點的柵極節(jié)點，從而在第一和第二讀出輸出和公共參考節(jié)點之間建立各自的電流通路。
文檔編號G11C11/419GK1684196SQ20051006562
公開日2005年10月19日 申請日期2005年3月3日 優(yōu)先權(quán)日2004年3月3日
發(fā)明者李相普 申請人:三星電子株式會社