專利名稱：非易失性存儲單元及其陣列的制作方法
技術領域：
本發(fā)明是有關非易失性存儲器(Nonvolatile Memory)，特別是有關電子式可編程的只讀存儲器(Electrically ProgrammableRead Only Memories；EPROM)以及電子式可抹除與可編程的只讀存儲器(Electrically Erasable and Programmable Read OnlyMemories；EEPROM)。更明確言之，本發(fā)明是有關存儲單元結構以及可供存儲單元操作使用的彈道電荷(Ballistic-charge)過濾器的能壘高度的改變方法。
背景技術：
具電荷儲存能力的非易失性半導體存儲單元在技術領域內(nèi)乃眾所皆知。電荷典型上是儲存于一浮動柵內(nèi)，用以定義一存儲單元的狀態(tài)。典型上，存儲單元的狀態(tài)可有兩具種位準，或可具有兩種以上的位準(使用于多位準狀態(tài)的儲存)。諸如溝道過熱電子(Channel Hot Electron；CHE)、源極側注入(Source-SideInjection；SSI)、富爾諾罕穿隧(Fowler-Nordheim Tunneling；FN)，以及能帶至能帶穿隧(Band-to-Band Tunneling；BTBT)等機制皆可用來在編程和/或抹除操作中改變這類存儲單元的狀態(tài)。
電荷載流子的彈道式傳輸在固態(tài)物理領域內(nèi)是廣為人知的現(xiàn)象，并可作為另一種操作存儲單元的機制。彈道式傳輸意謂電荷載流子于一導電材料所構成的主動層內(nèi)傳輸時，完全無散射(Scattering)發(fā)生(意即以“彈道式”的方法來傳輸)。所使用的主動層必須夠薄，才能使載流子于傳輸時大體上不會散射。在這些條件下，載流子彷佛是在真空中傳輸，然而卻具有在導電材料中才有的有效質(zhì)量與群速率。這種物理現(xiàn)象的其中一種應用是一種三端點裝置(或稱“晶體管”)，其是由Mead所撰的文章提出(參見Mead于Proceedings of the IRE，vol.48，pp.359-361，1990所發(fā)表的“穿隧發(fā)射放大器(The Tunnel Emission Amplifier)”)。在該文中，一種具有對稱能帶結構的穿隧結構被提出。然而，這篇著名文章所提出晶體管的能帶結構當應用至上述的彈道傳輸機制時，會有數(shù)種基本問題產(chǎn)生。更進一步言，當這種傳輸機制與能帶結構被考慮應用在非易失性存儲器的操作時，會有數(shù)種基本問題產(chǎn)生。

發(fā)明內(nèi)容
本發(fā)明通過提供與能帶結構相關的能壘高度工程學觀念，并通過提供一種改變能壘高度的新方法，并通過提供數(shù)種電荷過濾器的結構，以及通過提供數(shù)種存儲單元的新結構，解決了上述的數(shù)種問題。
本發(fā)明的目的是提供一種電子式可變存儲單元。
本發(fā)明提供一種非易失性存儲單元。該揮發(fā)性存儲單元包括一主體，該主體是由一具第一導電型的半導體材料來構成。一第一和一第二區(qū)域形成于該主體內(nèi)，該第一與第二區(qū)域皆為第二導電型，以及一溝道區(qū)域形成于該主體內(nèi)的該第一與第二區(qū)域之間。一電荷儲存層設置于該溝道區(qū)域上并與該溝道區(qū)域相絕緣，一彈道柵設置于該電荷儲存層上并與該電荷儲存層相絕緣，以及一穿隧柵設置于該彈道柵上并利用一電荷過濾器以與該彈道柵相絕緣。該電荷過濾器容許具某種極性的電荷載流子能自該穿隧層穿過該彈道柵而傳輸至該電荷儲存層，然卻阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
本發(fā)明所述的非易失性存儲單元，該電荷過濾器更包括一第一介電質(zhì)，與該彈道柵相鄰；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
本發(fā)明所述的非易失性存儲單元，中該第二介電質(zhì)是包括氧化物，以及該第一介電質(zhì)是包括由氮化物、氮氧化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，以及以上化合物所構成的合金所組成群組中選擇出的材料。
本發(fā)明所述的非易失性存儲單元，該第二介電質(zhì)是包括氮氧化物，以及該第一介電質(zhì)是包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5以及以上化合物所構成的合金所組成群組中選擇出的材料。
本發(fā)明所述的非易失性存儲單元，該穿隧柵是包括P+半導體，以及該彈道柵是包括N+半導體，其中該N+半導體的能帶間隙是較該第一介電質(zhì)的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該彈道柵具有一費米能階，該費米能階在平能帶條件下是大體上位于該第一介電質(zhì)的能帶間隙的中央。
本發(fā)明所述的非易失性存儲單元，該穿隧柵當接受相對于該彈道柵為正的偏壓時，會發(fā)射空穴載流子，以及當接受相對于該彈道柵為負的偏壓時，會發(fā)射電子載流子。
本發(fā)明所述的非易失性存儲單元，該彈道柵是包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、N+多晶硅、P+多晶硅、N+多晶硅鍺，以及P+多晶硅鍺所組成群組中所選取的材料。
本發(fā)明所述的非易失性存儲單元，該電荷儲存層是包括多晶硅。
本發(fā)明所述的非易失性存儲單元，該電荷儲存層是包括多個彼此分離的納米顆粒。
本發(fā)明所述的非易失性存儲單元，該等納米顆粒是包括由Si、Ge、硅鍺合金、HfO2、Au、Co以及W所組成群組中所選取的材料。
本發(fā)明所述的非易失性存儲單元，該電荷儲存層是包括一介電質(zhì)，其中該介電質(zhì)是具有多個電荷儲存阱。
本發(fā)明所述的非易失性存儲單元，該電荷過濾器是包括一第一介電質(zhì)，與該彈道柵相鄰；一阻擋材料，與該第一介電質(zhì)相鄰；以及一第二介電質(zhì)，與該阻擋材料相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
本發(fā)明所述的非易失性存儲單元，該阻擋材料是包括多個彼此分離的納米顆粒。
本發(fā)明另提供一種非易失性存儲單元。該揮發(fā)性存儲單元包括一主體，該主體是由一具第一導電型的半導體材料來構成。一第一和一第二區(qū)域形成于該主體內(nèi)，該第一與第二區(qū)域皆為第二導電型，以及一溝道區(qū)域形成于該主體內(nèi)的該第一與第二區(qū)域之間。一電荷儲存層設置于該溝道區(qū)域上并與該溝道區(qū)域相絕緣。本實施例更提供一彈道柵與一供應柵。該彈道柵與該供應柵是彼此相鄰并與該電荷儲存層相絕緣。其中該供應柵，由一第二半導體材料組成，其中該彈道柵以及該供應柵是設置于該電荷儲存層上，并且該彈道柵與該供應柵具有不同的能帶間隙與雜質(zhì)濃度；及一穿隧柵，設置于該彈道柵與該供應柵當中與其最接近者的鄰近區(qū)域，并利用一電荷過濾器以與該彈道柵與該供應柵當中與其最接近者相絕緣，其中該電荷過濾器允許具某種極性的電荷載流子由該穿隧柵傳輸通過該供應柵與該彈道柵到達該電荷儲存層，并阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
本發(fā)明所述的非易失性存儲單元，該供應柵是重度摻雜，并且該彈道柵不受摻雜或接受同種導電型的輕度摻雜，以及其中該彈道柵的能帶間隙是較該供應柵的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該電荷過濾器是包括該供應柵與一介電質(zhì)相鄰于該供應柵，其中該介電質(zhì)的能帶間隙是較該供應柵的能帶間隙為寬。
本發(fā)明所述的非易失性存儲單元，該電荷過濾器是包括一第一介電質(zhì)，設置于該供應柵與該彈道柵之上；以及一第二介電質(zhì)，設置于該第一介電質(zhì)與該穿隧柵的鄰近區(qū)域，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該供應柵是包括多晶硅以及該彈道柵是包括多晶硅鍺。
本發(fā)明所述的非易失性存儲單元，該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
本發(fā)明所述的非易失性存儲單元，該供應柵是一第一供應柵，該非發(fā)性存儲單元更包括一第二供應柵，該第二供應柵由一第三半導體材料組成并具有與該彈道柵不同的能帶間隙與雜質(zhì)濃度，其中該彈道柵是設置于該第一供應柵與該第二供應柵之間。
本發(fā)明所述的非易失性存儲單元，該第一供應柵與該第二供應柵是重度摻雜并且該彈道柵不受摻雜或接受同種導電型的輕度摻雜，以及其中該彈道柵的能帶間隙是較該第一供應柵的能帶間隙與該第二供應柵的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該第一供應柵與該第二供應柵是包括多晶硅以及該彈道柵是包括多晶硅鍺。
本發(fā)明所述的非易失性存儲單元，該彈道柵是重度摻雜以及該第一供應柵與該第二供應柵不受摻雜或以同種導電型來作輕度摻雜，以及其中該彈道柵的能帶間隙較該第一供應柵的能帶間隙與該第二供應柵的能帶間隙為寬。
本發(fā)明所述的非易失性存儲單元，該第一供應柵與該第二供應柵是包括多晶硅鍺，以及該彈道柵是包括多晶硅。
本發(fā)明所述的非易失性存儲單元，該電荷過濾器是包括一第一介電質(zhì)，設置于該第一供應柵與該第二供應柵當中與其最接近者的鄰近區(qū)域；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
本發(fā)明所述的非易失性存儲單元，該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
本發(fā)明所述的非易失性存儲單元，該穿隧柵當受到相對于該彈道柵為正的偏壓時是發(fā)射空穴載流子，以及當受到相對于該彈道柵為負的偏壓時是發(fā)射電子載流子。
本發(fā)明還提供一種非易失性存儲器陣列，其具有多個安排為列與行的存儲單元，其中該多個存儲單元當中每一存儲單元是包括一主體，由一具第一導電型的半導體材料構成；一第一與一第二區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型，一溝道區(qū)域定義于主體內(nèi)該第一與第二區(qū)域之間；一電荷儲存層，設置于該溝道區(qū)域之上，并與該溝道區(qū)域相絕緣；一彈道柵，設置于該電荷儲存層上，并與該電荷儲存層相絕緣；以及一穿隧柵，設置于該彈道柵上，并利用一電荷過濾器以與該彈道柵相絕緣；其中該電荷過濾器允許具某種極性的電荷載流子由該穿隧柵傳輸通過該彈道柵再至該電荷儲存層，并阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
本發(fā)明的技術效果1)本發(fā)明可對付寄生電荷問題本發(fā)明所提供的存儲單元闡明彈道柵必須具有大的功函數(shù)以使寄生電荷降到最低乃是一種不必要的要求。更進一步言，本發(fā)明移除了需維持向前與向后穿隧的載流子于類似的電流位準的要求。本發(fā)明可通過上述過濾器來降低往后穿隧的電流，因而解決電流浪費的問題；2)本發(fā)明所提供的過濾器允許存儲單元內(nèi)可使用厚度較大的介電質(zhì)。由于較厚的介電質(zhì)在生產(chǎn)控制上較為有利，因此本發(fā)明的存儲單元比不具過濾器的存儲單元更具量產(chǎn)力；3)本發(fā)明允許抹除操作時不會遭受介電質(zhì)擊穿(DielectricBreakdown)的問題；4)本發(fā)明避免彈道柵極內(nèi)和穿隧柵極內(nèi)發(fā)生撞擊游離(Impact Ionization)現(xiàn)象；5)本發(fā)明通過提供較現(xiàn)有技術于單元干擾防治上更有效的能帶結構，而允許單元操作時可不受單元干擾的影響；6)本發(fā)明抑制大電阻效應，并允許使用具有較低的片電阻(Sheet Rsistance)的多晶硅(即N型多晶硅)來構成彈道柵與穿隧柵，而可通過移除對彈道柵材料選擇(比方式P型多晶硅)的限制，或通過在本發(fā)明的單元內(nèi)提供具有獨特能帶結構的供應柵和彈道柵來達成此優(yōu)點；以及7)本發(fā)明抑制大電容效應。


圖1A顯示本發(fā)明所提供單元結構的剖面圖；
圖1B顯示圖1A所示結構的能帶圖，說明在平能帶條件下數(shù)個能壘高度；圖2A顯示圖1A所示結構的能帶圖，說明在編程情況下數(shù)個能壘高度，并更顯示用以阻擋空穴載流子往后穿隧的能壘高度與梯形能壘結構；圖2B顯示根據(jù)本發(fā)明下TG與BG間電壓對于穿隧介電質(zhì)跨壓與阻擋介電質(zhì)跨壓的效應；圖2C顯示本發(fā)明的能壘高度工程學觀念對于編程操作的效應，其中通過外加一負電壓于TG與BG間，可使用以阻擋載流子往前穿隧與往后穿隧的能壘高度以不同程度作改變；圖3A顯示圖1A所示結構的能帶圖，說明在抹除情況下數(shù)個能壘高度，并更顯示用以阻擋電子載流子往后穿隧的能壘高度與梯形能壘結構；圖3B顯示本發(fā)明的能壘高度工程觀念對于抹除操作的效應，其中通過外加一正電壓于TG與BG間，可使用以阻擋載流子往前穿隧與往后穿隧的能壘高度以不同程度作改變；圖4顯示無具過濾器結構的存儲單元的剖面圖；圖5A顯示圖4所示結構的能帶圖，說明現(xiàn)有技術能帶圖中的撞擊游離問題；圖5B顯示圖4所示結構的能帶圖，說明現(xiàn)有技術能帶圖中的寄生傳導電子的效應與問題；圖6顯示穿隧電流密度對應不同穿隧電流成分與外加電壓的關系，并更顯示圖4存儲單元于抹除操作下的介電質(zhì)擊穿問題；圖7A顯示圖1A所示圖結構的能帶圖，說明本發(fā)明單元于編程操作避免條件的偏壓下，數(shù)個阻擋電荷傳輸用能壘；圖7B顯示圖4所示結構的能帶圖，說明于編程操作避免條件的偏壓下，其能壘在阻擋電荷傳輸上效果薄弱；
圖8A顯示圖1A所示結構的能帶圖，說明本發(fā)明單元于抹除操作避免條件的偏壓下，數(shù)個阻擋電荷傳輸用能壘；圖8B顯示圖4所示結構的能帶圖，說明于抹除操作避免條件的偏壓下，其能壘在阻擋電荷傳輸上效果薄弱；圖9顯示穿隧電流密度的不同電流成分與TG與BG電極間跨壓的關系，并更說明電流成分在具過濾器的單元(本技術)與不具過濾器單元(現(xiàn)有技術)間的差異；圖10A顯示與本發(fā)明存儲單元有關的幾個寄生電容；圖10B顯示具過濾器的單元結構(本技術)與單純注入器的單元結構(現(xiàn)有技術)內(nèi)，BG電極所見的總電容；其顯示具過濾器的結構于BD厚度適當選取下，總電容大幅減低；圖10C顯示阻擋介電質(zhì)的厚度對于能壘高度以及穿隧介電質(zhì)和阻擋介電質(zhì)間的跨壓的效應，并更說明能壘高度最佳化以避免干擾與BD厚度最佳化以抑制電容兩者不須互相妥協(xié)；圖11A顯示本發(fā)明另一實施例的單元結構的剖面圖；圖11B顯示對本發(fā)明圖11A所示存儲單元結構在平能帶條件下的能帶圖；圖12A顯示本發(fā)明另一實施例的單元結構的剖面圖；圖12B顯示對本發(fā)明圖12A所示存儲單元結構在平能帶條件下的能帶圖，其是沿圖12A的直線AA’繪示；圖12C顯示對本發(fā)明圖12A所示的存儲單元結構于平能帶條件下的能帶圖，其是沿圖12A的直線BB’繪示；圖13顯示一具有第一半導體材料與第二半導體材料的結構的能帶圖，其中該第一半導體材料的能帶間隙較該第二半導體材料的能帶間隙為寬；圖14顯示本發(fā)明另一實施例的單元結構的剖面圖；圖15顯示本發(fā)明圖14所示結構的能帶圖，說明抹除操作下的數(shù)個能壘高度，并更說明用以阻擋電子載流子往后穿隧的能壘高度與長方形能壘。
具體實施例方式
本領域技術人員可經(jīng)由以下內(nèi)容與圖示所說明的較佳實施例以對上述或更多的本發(fā)明目的與優(yōu)點作更佳了解。
本發(fā)明是提供具有過濾結構的非易失性存儲器。本發(fā)明更提供一種改變過濾器的能壘高度的方法以操作本發(fā)明的存儲單元。本發(fā)明更提供與能帶結構相關的能壘高度工程學觀念以設計過濾器的結構。
本發(fā)明的存儲單元實施例100本說明書所使用的符號N+是代表一重度摻雜的N型半導體材料，其所含N型雜質(zhì)(比方是砷)的摻雜濃度典型上是1020(原子數(shù)/立方公分)的數(shù)量級。符號P+則代表一重度摻雜的P型半導體材料，其所含P型雜質(zhì)(比方是硼)的摻雜濃度典型上是1020(原子數(shù)/立方公分)的數(shù)量級。
圖1A是顯示依據(jù)本發(fā)明一實施例所構建的單元結構100的剖面圖。圖中顯示一穿隧柵(以下簡稱TG)10，一過濾器9，一彈道柵(以下簡稱BG)14，一浮動柵(以下簡稱FG)18，一源極22，一溝道24，一漏極26，以及一半導體基板(比方是硅基板，或絕緣層上覆硅(Silicon-On-Insulator)的基板)內(nèi)的一主體28。過濾器9是包括一穿隧介電質(zhì)(以下簡稱TD)11以及一阻擋介電質(zhì)(以下簡稱BD)12。TD 11是夾在TG 10與BD 12之間。同樣地，BD 12是夾在TD 11與BG 14之間。BG 14是與FG 18相鄰，并與FG 18之間利用一保留介電質(zhì)(以下簡稱RD)16相絕緣。主體28可以利用一第一導電型(比方是P型)半導體材料構成，并可具有約1×1015原子數(shù)/立方公分至約1×1018原子數(shù)/立方公分范圍的摻雜濃度。源極22和漏極26是形成于主體28內(nèi)，而溝道24是形成于主體28內(nèi)源極22和漏極26之間。源極22和漏極26典型上是利用濃度在1×1018原子數(shù)/立方公分至約5×1021原子數(shù)/立方公分范圍的第二導電型(比方是N型)雜質(zhì)作重度摻雜而成。FG 18是設置于主體28之上，并利用一溝道介電質(zhì)19以與主體28相絕緣。RD 16典型上是一厚介電質(zhì)層，并具有大的能壘高度以使電荷能保留在FG 18上而不會漏出。TG 10是設置于BG 14上以與BG 14之間形成一重迭區(qū)域，而FG 18至少擁有一部分位于該重迭區(qū)域的下方。此重迭區(qū)域是本單元結構內(nèi)不可缺少的要素，原因是電荷載流子穿越在BG 14、RD 16并最終進入FG 18的過程中，乃通過此重迭區(qū)域來接受過濾。FG 18是用以儲存這些電荷載流子，并且可由多晶型的硅(PolycrystallineSilicone)(“多晶硅(Polysilicon)”)來構成。
BG 14可以是重度摻雜的半導體，比方是多晶硅或多晶型的硅-鍺(Polycrystalline Silicon-Germanium)(“多晶硅鍺(Poly-SiGe)”)，也可以是具低電阻的互連用(interconnect)材料，比方是接受金屬化的硅(“金屬化硅(Silicide)”)，也可以是耐火金屬，或著是氮化物-金屬之類的復合物，比方是氮化鉭(TaN)。以下將詳述，利用具大功函數(shù)的BG 14(比方是以高濃度摻雜的P型多晶硅(“P+多晶硅”)、鉑...等)以抑制由BG 14所發(fā)射的寄生電子，在本發(fā)明內(nèi)并非是必得遵循的標準。TG 10乃希望能具有一令編程操作時供應電子而于抹除操作時供應空穴的功函數(shù)，因此典型上可利用重度摻雜的多晶硅或多晶硅鍺，或是金屬硅之類的低電阻互連材料，或是耐火金屬來構成，同時厚度約介于20納米至400納米范圍之間。TD 11是由如氧化物、氮化物、氮氧化物、氧化鋁(Al2O3)、氧化鉿(Hafmium Oxide)、氧化鋯(ZirconiumOxide)，或是這些材料的合金等介電質(zhì)材料構成的單一層，并其厚度可介于約1.5納米至約4納米之間。過濾器9內(nèi)的BD 12典型上可為能帶間隙較TD 11為窄的介電質(zhì)材料所構成的單一層，因此可由氮氧化物、氮化物、氧化鋁、氧化鉿、氧化鋯，或是這些材料的合金等材料中挑選而得。BD 12的厚度可介于約1納米至約6納米的范圍，并且其介電質(zhì)常數(shù)可與TD 11類似或著較高。
本發(fā)明所提供單元100的特定實施例是包括一構成TG 10的P+多晶硅、一構成TD 11的氧化物層、一構成BD 12的氮化物層，以及一構成BG 14的重度摻雜N型多晶硅(N+多晶硅)。使用N+多晶硅為構成BG 14的材料是來自幾點考量。其中最重要的考量因素是由于N型雜質(zhì)(比方是砷、磷等等)的固溶度(SolidSolubility)比P型雜質(zhì)(比方是硼)來得高。希望雜質(zhì)能擁有較高的固溶度的原因是如此可利用較高的濃度來為硅作摻雜，因此片電阻降低，從而可較適合應用于集成電路中。在此實施例內(nèi)，使用多晶硅為TG 10與BG 14的材料的原因是因其擁有廣泛證實的收益、量產(chǎn)力，以及與現(xiàn)今IC技術的兼容性。使用約5納米至11納米厚的氧化物來用作RD 16的材料亦是來自相同緣由。構成TD11的氧化層可具有約20埃至35埃(或當單位是納米時，為約2納米至約3.5納米)范圍的厚度。TD 11的厚度范圍是選取為能令穿越它的電荷載流子(電子或空穴)主要是以直接穿隧機制來傳輸。BD 12的厚度是選取為，當一介于1V至2.5V范圍的適當電壓施加于TG 10與BG 14之間時，能夠阻擋電荷載流子(電子或空穴)穿隧過濾器(即通過TD 11與BD 12兩層)。BD 12的厚度更選取為，當一較高的電壓(3V以上)施加于TG 10與BG 14之間時，能夠容許某型的電荷載流子(比方是空穴)往前(由TG 10往BG 14)傳輸，并且阻擋另一型的電荷載流子(比方是電子)往后(由BG 14往TG 10)傳輸。在下述的能壘高度工程學觀念內(nèi)，BD 12的厚度亦根據(jù)其所具有的介電質(zhì)常數(shù)來決定。一般來說，倘若TD 11和BD 12所構成的穿隧堆疊結構能確實地滿足上述要求，則BD 12的厚度可較TD 11厚或薄都可以。舉例來說，在此特定實施例內(nèi)，如果TD 11的厚度選擇為30埃，則BD 12的最小厚度可約為20埃或者更厚。就此特定實施例而言，構成TD 11的氧化物可以是利用傳統(tǒng)沉積技術所制成的高溫氧化物(High TemperatureOxide；HTO)或TEOS層，或是利用本領域為人熟知的熱氧化(Thermal Oxidation)技術所制成的熱氧化物(Thermal Oxide)。而構成BD 12的氮化物則可在含氨(NH3)的環(huán)境中以高溫(比方是1050℃)進行快速熱氮化(Rapid Thermal Nitridation；RTN)來制造。
圖1B是顯示在平能帶(Flat Band)的情況下，單元結構100內(nèi)由TG 10衍伸至FG 18的能帶圖。圖中所顯示的導電帶10a、11a、12a、14a、16a以及18a是分別為TG 10、TD 11、BD 12、BG 14、RD 16以及FG 18的導電帶。同樣地，圖中所顯示的價電帶10b、11b、12b、14b、16b以及18b是分別為TG 10、TD 11、BD 12、BG 14、RD 16以及FG 18的價電帶。圖中顯示，TG 10的導電帶10a與價電帶10b，是通過一能隙10g分開。在過濾器9所在區(qū)域中，圖中顯示有一導電帶偏移量11c(ΔΦCB_TT)介于TG 10與TD 11之間，一價電帶偏移量11d(ΔΦVB_TT)介于TG 10與TD 11之間，一導電帶偏移量11e(ΔΦCB_GT)介于BG 14與TD 11之間，以及一導電帶偏移量11f(ΔΦVB_GT)介于BG 14與TD 11之間。此外，圖中并顯示有一導電帶偏移量12c(ΔΦCB_TB)介于TG 10與BD 12之間，一價電帶偏移量12d(ΔΦVB_TB)介于TG 10與BD 12之間，一導電帶偏移量12e(ΔΦCB_GB)介于BG 14與BD 12之間，以及一導電帶偏移量12f(ΔΦVB_GB)介于BG 14與BD 12之間。改變這些能帶偏移量能為過濾器9提供一種過濾機制。圖中顯示，在TG 10內(nèi)，傳導電子(CE)34和空穴36分別存在于TG 10的導電帶10a和價電帶10b內(nèi)。同樣地，圖中亦顯示，在BG 14內(nèi)，傳導電子(CE)40和空穴41分別存在于BG 14的導電帶14a和價電帶14b內(nèi)。雖然圖中并未顯示，但亦有電子存在于TG 10的價電帶10b與BG 14的價電帶14b內(nèi)，并分別稱作價電子(VE)42與價電子(VE)44。在RD 16所在地區(qū)中，圖中顯示有一導電帶偏移量16c(ΔΦCB_GR)存在于BG 14與RD 16之間，以及有一價電帶偏移量16d(ΔΦVB_GR)存在于BG 14與RD 16之間。
在選取單元100中過濾器9內(nèi)TD 11與BD 12的材料時，需要進行幾點考量。稍加參考圖1B即能對這幾點考量有更清晰的了解。首先，這些材料必須選取為能使TG 10與TD 11間的導電帶偏移量11c(ΔΦCB_TT)大于TG 10與BD 12間的導電帶偏移量12c(ΔΦCB_TB)。此外，這些材料必須選取為能使TG 10與TD 11間的價電帶偏移量11d(ΔΦVB_TT)大于TG 10與BD 12間的價電帶偏移量12d(ΔΦVB_TB)。因此，這些材料是選取為能使TD 11的能隙大于BD 12的能隙。此外，構成TD 11與BD 12的材料必須為優(yōu)質(zhì)介電質(zhì)，以令電荷載流子通過量子力學的穿隧機制(本領域為人熟知的直接穿隧法或富爾諾罕穿隧法)由介電質(zhì)的一側穿越到另一側。最后，TD 11和BD 12所使用的材料必須能與半導體技術兼容，這是一預設且不容置疑的要求。TD 11的厚度必須夠薄，因為如此才能允許電荷直接穿隧其中。BD 12的厚度則必須選為能令過濾器9阻擋電荷載流子(電子或空穴其中之一)以BG 14朝TG 10的方向穿隧。本發(fā)明與上述著名文章所提出的現(xiàn)有技術能帶不同點在于，本發(fā)明的穿隧結構是由TG/TD/BD/BG 10/11/12/14構成，并在能帶圖上具有非對稱的結構。這種非對稱的結構是非常重要的，因其能夠提供獨特的特征。此非對稱結構獨特之處在于它能選擇性地容許某一型電荷載流子(比方是空穴)往前(比方是由TG10往BG 14)穿隧，然而卻阻擋另一型的電荷載流子往后(比方是由BG 14往TG 10)穿隧。以下將描述，BD 12和TD 11的厚度和物理特能分別就穿隧注入(比方是抑制寄生電荷的往后穿隧)以及介于TG 10和BG 14間的寄生電容兩點執(zhí)行最佳化。
因此當考慮過濾器9內(nèi)的BD 12時，圖1B所顯示的導電帶偏移量12e乃用作一有效能壘以避免BG 14內(nèi)的傳導電子(CE)40往前穿隧過濾器9并進入TG 10中。同樣地，導電帶偏移量12e乃用作一有效能壘以避免BG 14內(nèi)的空穴41往后穿隧通過BD 12并進入TG 10中。并且，圖1B所顯示的導電帶偏移量12c乃用作一有效能壘以避免TG 14內(nèi)的傳導電子(CE)34往前穿越通過BD 12并進入BG 14中。同樣地，價電帶偏移量12d乃用作一有效能壘以避免TG 10內(nèi)的空穴36往前穿越通過BD 12并進入BG14中。
此處所提供的阻擋機制乃針對圖1B中平能帶條件下的能帶來說明。在此平能帶的條件下，沒有電場橫跨在TD 11和BD 12兩介電質(zhì)間。當橫跨于TD 11和BD 12間的偏壓適中時，此阻擋機制皆繼續(xù)維持有效。然當電壓范圍更高時，阻擋機制會與此處所描述的適中偏壓下的阻擋機制稍許不同，并將于以下為編程和抹除操作進行解說時，就每一操作下的偏壓極性與電壓范圍來加以說明。
存儲單元于編程時的能壘高度工程學為了了解單元100是如何進行編程操作，請參考圖2A所示的能帶圖。此圖是顯示，當TG 10因接收一編程電壓(比方是約-3V至約-5V)而相對BG 14為負偏壓時，自TG 10衍伸至FG 18的能帶圖。此外，圖中顯示有電子42由過濾器9傳輸通過BG 14、RD 16，并最后被收集和儲存在FG 18上。FG 18的電位顯示為比BG 14的電位高了約0.75V至2V。每一區(qū)域外加電壓的安排情況的一個例子是-2V加于TG 10上，+2V加于BG 14上，以及+3V加于源極22和漏極26上。此能帶圖是就P+多晶硅材質(zhì)的TG 10以及N+多晶硅材質(zhì)的BG 14的結構來顯示，因此僅用作一范例而已。其它種材料(譬如氮化鉭(TaN))和材料型式(譬如P+多晶硅)都可考慮用作TG 10和BG 14的材料。
圖2A是顯示出過濾器9于編程操作期間所使用的能壘高度。圖中顯示，TG 10的導電帶10內(nèi)的價電子(VE)42于穿隧注入時使用的過濾機制是與兩個能壘高度相關。第一個相關的能壘高度是能壘高度50(ΔΦVE_TT)，其與電子42直接穿隧過TD 11時的第一能壘有關。該能壘高度50的主要項(first order)乃等于TG 10和TD 11間的導電帶偏移量11c以及TG 10的能隙10g兩者的相加值。而第二個相關的能壘高度則可參考圖7A的能壘54(ΔΦVE_TB)來獲得更清晰的了解。此能壘與一由BD 12形成的第二能壘有關，并在存儲單元處于平能帶的情況下，等于圖1B內(nèi)導電帶偏移量12c和Eg 10g兩者的相加值。類似地，就BG 14內(nèi)價電帶14b的空穴41于往后穿隧時所使用的過濾機制而言，亦有兩個能壘高度與其相關。參考圖2A，其中第一相關的能壘高度是與一由BD 12形成的能壘相關，并在圖中顯示為能壘高度51(ΔΦVH_GB)。此能壘高度51的主要項乃等于BG 14和BD 12間的價電帶偏移量12f(顯示于圖1B)。而第二個相關的能壘高度則在圖中顯示為能壘高度52(ΔΦVH_GT)，其與一由TD 11形成的價電帶能壘有關。能壘高度52是BG 14的價電帶與TD 11的價電帶之間于TD 11和BD 12交界處的偏移量。可明白看出，在平能帶的條件下，能壘高度52等于BG 14和TD 11之間的價電帶偏移量11f(顯示于圖1B)。再轉回參考圖2A，可看出為了能阻擋BG 14內(nèi)的空穴41往后穿隧進入TG 10，乃希望編程操作所使用的整個電壓范圍內(nèi)，能壘高度52與51兩者的高度都能維持得夠高。
現(xiàn)參考圖7A，與VE 42穿隧相關的第二能壘的能壘高度54(ΔΦVE_TB)的主要項可以利用下述公式表示ΔΦVE_TB＝ΔΦCB_TB+Eg-|VTD|其中ΔΦCB_TB是介于TG 10和BD 12間的導電帶偏移量12c，VTD是編程操作期間橫跨于TD 11的壓降，并可表示為VTD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]；其中Va是橫跨于TG 10與BG 14的外加電壓；Vfb是平能帶電壓；εTD和εBD分別是TD 11和BD 12的介電常數(shù)；以及TTD與TBD分別是TD 11和BD 12的厚度。
同樣地，與空穴往后穿隧有關的第二能壘的能壘高度52(ΔΦVH_GT)可利用下式表示ΔΦVH_GT＝ΔΦVB_GT-|VBD|其中ΔΦVB_GT是BG 14和TD 11之間的價電帶偏移量11f。
VBD是編程操作期間橫跨于BD 12的壓降，并可表示為VBD＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
以上述的原理為基礎，此處是提出一種可供過濾機制利用的能壘高度工程學的相關概念。由上述公式可明白得知，ΔΦVE_TB以及ΔΦVH_GT兩者與Va之間的關系乃有所差異。這種與電壓間的關系容許可通過外加一電壓橫跨該介電質(zhì)上的方式，電子式地改變能壘高度54與52。此外，能壘高度與電壓間的關系為非對稱，并且主要根據(jù)介電質(zhì)常數(shù)與介電質(zhì)厚度兩者的結合效應而決定(以后簡稱為“εT”，而此效應稱為“εT效應”)。換言之，通過為TD 11與BD 12適當?shù)剡x取一組“εT”，可電子式地改變能壘高度，并且其中一個能壘高度的改變程度可與另一能壘高度的改變程度不同。一極端范例是在某偏壓下，其中一個能壘高度消失，然而另一個能壘高度卻仍然位于平能帶條件相似的范圍內(nèi)。
本發(fā)明除提出上述效應外，并將該效應應用于電荷過濾、電荷注入以及電荷阻擋的過濾機制上。參考圖2B與圖2C即能更明白此效應。圖2B是顯示每一介電質(zhì)的跨壓對于TG 10和BG 14間外加電壓的效應。TD 11和BD 12在此是假定使用上述特定實施例的材料?？擅靼卓闯?，在TG 10和BG 14間有相同的外加電壓下，VTD乃較VBD大得多。換言之，具有較低εT效應的材料上會橫跨較大的電壓。注意到，在假設兩介電質(zhì)的厚度范圍類似下，εT效應主要受到介電常數(shù)支配。圖2C是顯示一個利用此處所描述原理而實踐能壘高度工程學觀念的范例?？擅靼卓闯?，與TG 10內(nèi)的電子穿隧相關的能壘高度54(ΔΦVE_TB)會比與BG 14內(nèi)的空穴41穿隧相關的能壘高度52降低得快。參考圖2C，當橫跨TG 10和BG 14間的外加電壓為-3.5V時，能壘高度54(ΔΦVE_TB)事實上消失了，然而此時能壘高度52(ΔΦVH_GT)卻仍維持在約3.4eV的能壘高度。圖2A即顯示當外加電壓正位于此電壓位準或超越此位準時的能帶圖。如圖2A所示，TG 10內(nèi)的VE 42可直接穿隧過TD 11而不被BD 12層阻擋。這容許電子可往前穿隧。而能壘高度52(ΔΦVH_GT)在此電壓范圍內(nèi)與外加電壓間的關系較微弱，因此保持可阻擋空穴的高度，結果會避免空穴往后穿隧。因此，此處描述的能壘工程學概念實際上可提供電子式可變過濾器的操作方法以過濾穿隧注入的電荷。此過濾器所能提供的重要特征在于其能過濾掉不想要的載流子(比方是往后穿隧的空穴)卻不影響到想要載流子的傳輸(比方是往前穿隧的電子)。
雖然以上并未提及，但在一般使用的編程電壓范圍內(nèi)，乃希望BD 12的跨壓(VBD)能較能壘高度51(ΔΦVH_GB)為小。希望VBD能較能壘高度51為小乃是因為如此可為BD 12地區(qū)的空穴能壘提供一種梯形能帶結構。參考圖2A即可更明了此種能壘結構。圖中顯示一能壘高度53(ΔΦVH_GBT)，該能壘高度53是和BG 14價電帶與BD 12價電帶之間于TD 11與BD 12交界處的偏移量有關。能壘高度51形成該能壘某側(空穴41的進入側)的能壘高度，而能壘高度53形成該能壘另一側(空穴41的離開側)的能壘高度。因此這兩個能壘高度為空穴41形成一種梯形能壘。梯形能壘比三角形能壘有利的原因在于它能提供阻擋空穴41往后穿隧較有力的屏障。此梯形能壘離開側的能壘高度53的主要項是等于ΔΦVB_GB-VBD，其中ΔΦVB_GB是BG 14和BD 12間的價電帶偏移量12f。在此特定實施例內(nèi)，當TG 10和BG 14間的編程電壓到達最大值-4V時，能壘高度53約為0.7eV，因而梯形結構仍然保持住。承上述原理而可明白得知，通過使TD 11和BD 12的介電常數(shù)和厚度最佳化以使VBD降低，能使能壘高度53提高。
圖2A中的能帶是以存在于TG 10的價帶(VB)10b內(nèi)并經(jīng)由TD 11，通過BD 12而穿隧進入BG 14區(qū)域的電子42來作說明。此圖所繪示的能帶乃用以反映能壘的工程學觀念，并且著重在用以阻擋空穴41往后穿隧的TD 11與BD 12的能壘結構。由于BD12的介電常數(shù)較大，因此圖中顯示BD 12僅有些微的能帶彎曲并因而有一較小的跨壓。在TD 11與BD 12的εT效應有所差異下，TD 11的跨壓顯示較BD 12為大。希望BD 12的介電常數(shù)較大是來自以下幾點考量。首先，這能使BD 12區(qū)域的能帶較接近原先在平能帶條件下的“長方形”結構(可參見圖1B)。換言之，在電壓施加下，BD 12的能帶彎曲較小。如以上所述，希望擁有“長方形”能帶結構的原因是如此即可在BD 12內(nèi)形成一種梯形穿隧能壘，從而可提供較有效的能壘以阻擋不想要的電荷載流子穿隧其中。此外，當BD 12的介電常數(shù)較大時，編程電壓能有較多比例橫跨在TD 11的區(qū)域上。因此，盡管編程電壓維持在同一位準，使想要電荷能穿隧的效應卻能保持。這些穿隧電荷有部分(比方是電子)將能以彈道式傳輸穿越BG 14并到達BG 14和RD 16的交界處，并當TG 10與BG 14間有適當偏壓而使其能量高于RD 16的電子能壘高度16c時，能隨后收集在浮動柵18上。
存儲單元于抹除時的能壘高度工程學圖3A是顯示存儲單元于抹除操作下的能帶圖，其中乃假設存儲單元原先處于編程狀態(tài)(亦即FG 18帶負電，因而相對BG 14為負電位)。抹除操作是通過將空穴電荷36注入FG 18，而與FG18上的負電中和以使FG 18轉為帶正電來實行。
參考圖3A，此圖是顯示當TG 10接收一抹除電壓(比方是約-5V至約-6V)因而相對于BG 14為正偏壓時，由TG 10衍伸至FG 18的區(qū)域的能帶圖。此外，圖中顯示空穴36由過濾器9通過BG 14、RD 16來傳輸，并最后被收集和儲存在FG 18上。每一區(qū)域外加電壓的安排情況的一個例子是+2.5V加于TG 10上，-2.5V加于BG 14上，以及-3V加于源極22和漏極26上。與編程操作的能帶圖(參見圖2A)相似，圖3A單元上的能帶圖亦顯示為具有非對稱的穿隧結構，并且BG 14亦由N+多晶硅構成。以下將描述，由于N+多晶硅的功函數(shù)較P+多晶硅為小，因此無法在現(xiàn)有技術中作為BG 14的材料。
針對編程操作中所說明的能壘高度工程學觀念與過濾機制亦可應用至本發(fā)明存儲單元的抹除操作，在此將描述當中的細節(jié)。TG 10的價電帶10b上的空穴36于穿隧注入時使用的過濾機制是與兩個能壘高度相關。第一個相關的能壘高度是與TD 11的價電帶能壘有關，并在圖中顯示為能壘高度55(ΔΦVH_TT)。該能壘高度55的主要項是等于TG 10和TD 11間的價電帶偏移量11d(參見圖1B)。第二個相關的能壘高度則可參考圖8A的能壘高度56(ΔΦVH_TB)以獲得更清晰的了解。此能壘高度56是和一由BD 12形成的能壘相關，并在能帶處于平能帶的條件下，等于TD 10和BD12間的價電帶偏移量12d(ΔΦVB_TB)。類似地，就BG 14內(nèi)導電帶14a的傳導電子(CE)40于往后穿隧時所使用的過濾機制而言，亦有兩個能壘高度與其相關。參考圖3A。其中第一相關的能壘高度在圖中為能壘高度57(ΔΦCE_GB)，其與一由BD 12形成的導電帶能壘相關。此能壘高度57的主要項是等于BG 14和BD 12間的導電帶偏移量12e(ΔΦCB_GB)(參見圖1B)。而第二個相關的能壘高度則與一由TD 11形成的導電帶能壘相關，并在圖3A內(nèi)顯示為能壘高度58(ΔΦCE_GT)。此能壘高度58是BG 14導電帶與TD 11導電帶之間于TD 11與BD 12交界處的偏移量。明白的是，在平能帶的條件下，能壘高度58是與圖1B的導電帶偏移量11e相等。在圖3A內(nèi)，為了阻擋BG 14的電子40往后穿隧進入TG 10，乃希望在抹除操作所使用的整個電壓范圍內(nèi)，能壘高度58與57兩者的高度都能維持得夠高。
與空穴穿隧注入相關的第二能壘的能壘高度56(ΔΦVH_TB)的主要項可利用下式表示ΔΦVH_TB＝ΔΦVB_TB-|VTD′|其中ΔΦVB_TB是TG 10和BD 12間的價電帶偏移量12d，VTD′是抹除操作期間橫跨于TD 11的壓降，并可表示為VTD′＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]；同樣地，與電子往后穿隧相關的第二能壘的能壘高度58(ΔΦCE_GT)可以下式表示ΔΦCE_GT＝ΔΦCB_GT-|VBD′|其中ΔΦCB_GT是BG 14和TD 11間的導電帶偏移量11e。
VBD′是抹除操作期間橫跨于BD 12的壓降，并可表示為VBD′＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
根據(jù)以上公式，可明白得知，能壘高度56(ΔΦVH_TB)以及能壘高度58(ΔΦCE_GT)兩者與Va之間的關系乃有所差異。能壘高度與電壓間的關系為非對稱，并且主要根據(jù)介電質(zhì)常數(shù)與介電質(zhì)厚度兩者的結合效應而決定(亦即“εT效應”)。此效應與上述編程操作中能壘高度54與52的能壘高度工程學相似。因此可明白了解到，可利用與編程操作的類似方法以在抹除操作中電子式地改變能壘。能壘高度的工程學觀念亦可以類似的方式在抹除操作中加以應用。
圖3B是顯示利用以上所提供原理而將能壘高度工程學觀念運用于抹除操作的一個范例?？擅靼卓闯觯cTG 10內(nèi)空穴穿隧相關的能壘高度56(ΔΦVH_TB)會比與BG 14內(nèi)電子40穿隧相關的能壘高度58(ΔΦCE_GT)降低得快。事實上，當橫跨于TG 10和BG 14的外加電壓為+3.5V時，能壘高度56消失了(也就是等于零)，然而此時能壘高度58(ΔΦCE_GT)卻仍維持約2.5eV的能壘高度。因此，當外加電壓超越此點而變動時，TG 10內(nèi)的空穴36可利用量子力學穿隧效應直接穿隧過TD 11，而不被BD 12層阻擋。這容許空穴36可往前穿隧并變成空穴36a。在此電壓范圍內(nèi)，能壘高度58(ΔΦCE_GT)與外加電壓間的關系較微弱，因此保持可阻擋電子40的能壘，結果可避免電子40往后穿隧進入TG 10。與編程操作展現(xiàn)的效應相似，此處所提供的能壘工程學觀念可提供電子式可變過濾器于抹除操作中的操作方法，以使該電子式可變過濾器能過濾掉不想要的載流子(比方是圖3A中往后穿隧的電子40a)，然卻不影響想要載流子的傳輸(比方是圖3A中往前穿隧的空穴36a)。
在一般使用的抹除電壓范圍內(nèi)，乃希望BD 12的跨壓(VBD)能較能壘高度57(ΔΦCE_GB)為小，原因是如此BD 12區(qū)域內(nèi)的電子能壘就能提供一梯形能帶結構。參考圖3A可更明了此種能壘結構，圖中顯示一能壘高度59(ΔΦCE_GBT)，并且該能壘高度59是與BG 14導電帶與BD 12導電帶之間于TD 11與BD 12交界處的偏移量有關。
能壘高度57形成該能壘其中一側(電子40的進入側)的能壘高度，而能壘高度59形成該能壘另一側(電子40的離開側)的能壘高度。因此這兩個能壘高度在BD 12內(nèi)形成一種可阻擋電子40穿隧的梯形能壘。這種梯形能壘較三角形能壘有利的原因在于它能提供阻擋電子往后穿隧較有力的屏障。此梯形能壘進入側的能壘高度57的主要項是等于BG 14與BD 12間的導電帶偏移量12e(參見圖1B)。類似地，此梯形能壘離開側的能壘高度59的主要項是等于ΔΦCB_GB-VBD′，其中ΔΦCB_GB是BG 14和BD 12間的價電帶偏移量12e。在比特定實施例內(nèi)，當TG 10和BG 14間的編程電壓到達最大值+6V時，能壘高度59約為0.85eV。因此，于存儲單元的整個抹除操作期間，梯形能壘結構仍然保持住。由上述原理而可明白得知的是，通過使TD 11和BD 12的介電常數(shù)和厚度最佳化以使VBD′降低，能令能壘高度59提高。
圖3A中的能帶是以存在于TG 10的價帶(VB)10b內(nèi)并經(jīng)由TD 11，通過BD 12而穿隧進入BG 14，而最后被收集在FG 18上的空穴36來作說明。此圖所繪示的能帶是用以反映能壘的工程學觀念，并且著重在用以阻擋電子40往后穿隧的TD 11與BD 12的能壘。由于BD 12的介電常數(shù)較大，因此圖中顯示BD 12有些微的能帶彎曲并因而有一較小的跨壓。在具有較小的介電常數(shù)下，TD 11的跨壓因此顯示較BD 12為大。希望BD 12的介電常數(shù)較大是來自以下幾點考量。首先，這能使BD 12所在區(qū)域的能帶結構能較近似原先在平能帶條件下的“長方形”結構(可參見圖1B)，從而可提供較有效的能壘以阻擋不想要的電荷載流子(比方是寄生電子40)往后穿隧。此外，當BD 12的介電常數(shù)較大時，抹除電壓能有較多比例橫跨在TD 11所在區(qū)域。因此，盡管抹除電壓維持在同一位準，使想要電荷(比方是空穴36)能穿隧的效應卻保留住。在抹除操作中，這些穿隧空穴36a當中有部分將能以彈道式傳輸機制穿越BG 14并到達BG 14和RD 16的交界處，繼而再收集于浮動柵18上。
如之前所述，純粹運用現(xiàn)有技術的能帶結構以在存儲單元操作中實現(xiàn)彈道式運輸可能會產(chǎn)生幾點基本問題。明白這些問題可以對本發(fā)明的優(yōu)點獲得最佳了解，因此，接下來將描述現(xiàn)有技術中所發(fā)生的問題。
圖4是顯示依據(jù)現(xiàn)有技術的能帶結構而建造的單元結構。此單元與本發(fā)明的單元100相比，除了沒有過濾器9外，其余皆非常類似。取代過濾器9而夾在穿隧柵(TG 10)與彈道柵(BG 14)之間的是一絕緣層46(比方是氧化物、氮化物、氧化鋯(ZrO2)、氧化鋁(Al2O3)等等)，一種具有現(xiàn)有技術的對稱穿隧結構的單純注入器(Plain Injector)因而形成。BG 14與TG 10兩者皆必須使用具有大功函數(shù)的材料(比方是P型多晶硅、鉑)，如此才能對由BG 14往后穿隧的電子進行控制，并且也才能從TG 10提供兩種電荷(空穴與電子)。為了說明起見，假設TG 10與BG 14兩者皆使用P+多晶硅為組成材料。
圖5A與圖5B是分別顯示圖4的單元于編程操作與抹除操作期間的能帶圖。此能帶圖乃就P+多晶硅構成的TG 10與P+多晶硅構成的BG的情況呈現(xiàn)其能帶結構。絕緣層46具有一導電帶46a與一價電帶46b。這兩圖更顯示單純注入器具有對稱的穿隧結構，其中該單純注入器是由TG 10、絕緣層46，以及BG 14來組成。
具有現(xiàn)有技術能帶結構的存儲單元的問題1.BG和TG內(nèi)撞擊游離的問題針對此問題請參考圖5A。當編程操作使用彈道式傳輸機制時，典型上需要-2V和+2V的電壓分別施加于TG 10與BG 14上。TG 10和BG 14間的壓差必須大于一最小編程電壓，以供應VE 42足夠的能量來克服RD 16的能壘高度16c。然而即使TG 10是由P+多晶硅來構成，但在絕緣層46擁有如此高的偏壓下，一由CE 34構成的反轉層(Inversion Layer)會形成在TG 10的導電帶10a內(nèi)。此外，還有另一可在TG 10內(nèi)形成CE 34的機制，其是一種通過TG 10內(nèi)的空穴41a而觸發(fā)的撞擊產(chǎn)生過程。由圖5A可明白看出，BG 14價電帶14b內(nèi)的空穴41可往后穿隧至TG 10而變成空穴41a。當這些空穴進入TG 10時，它們的能量可高到發(fā)生撞擊游離的過程，并從中產(chǎn)生出二次(secondary)CE 34。利用此過程而產(chǎn)生的CE乃稱為“撞擊游離CE”。如圖6所示，在此偏壓范圍內(nèi)，CE構成的電流(JCE)較VE構成的電流(JVE)高得多。換言之，所產(chǎn)生的CE 34(不管是通過反轉作用產(chǎn)生或撞擊游離產(chǎn)生)成為TG 10和BG 14間穿隧電流的主要成分。
同樣地，撞擊游離問題亦可能發(fā)生在BG 14內(nèi)，并且可由TG10的CE 34觸發(fā)而得。承上所述，TG 10內(nèi)的CE 34是在高偏壓下不慎產(chǎn)生。CE 34的存在是不被希望的，因為它所攜帶的能量比VE 42大得多(至少高出約一個能隙Eg 10g之多)。如圖5A所示，CE 34在攜帶如此高的能量下，可穿隧過絕緣層46并進入BG 14，隨后在BG 14內(nèi)發(fā)生撞擊游離而在該處制造出游離電子至穴對34a/34b。
在此描述的所有效應皆制造出寄生載流子(意即TG內(nèi)的CE34，以及BG 14內(nèi)的34a和34b)。這些效應和其所產(chǎn)生的寄生載流子皆無法受到控制。這些效應所產(chǎn)生的電流可能過度增加，結果使支持存儲操作的相關電路發(fā)生電流負載和/或電路損壞等問題。為了在編程操作中避免這些問題，TG 10和BG 14之間所能容許的最大編程電壓必須限制在一臨界電壓(Threshold Voltage)以下才能避免在TG 10內(nèi)形成CE 34。最小編程電壓和最大編程電壓之間的范圍是定義出編程操作的可操作電壓范圍，結果此范圍會相當窄(小于約0.6V)。結果，圖4所示的純注入單元需要接受嚴格的臨界電壓限制，量產(chǎn)收益勢必不高，同時實際應用時也會發(fā)生困難。
與上述的編程操作類似，在抹除操作過程中(參見圖5B)，從BG 14往后穿隧而至TG 10的電子40a亦可能在TG 10內(nèi)產(chǎn)生撞擊游離的過程。這些往后穿隧的電子40a是來自BG 14內(nèi)的寄生CE 40(以下將描述)，并可具有足夠高的能量以撞擊TG 10內(nèi)的游離空穴載流子，從而使支持存儲操作的相關電路發(fā)生問題。因此，具現(xiàn)有技術能帶結構的單純注入器單元，于編程和抹除操作中乃面臨了相似的問題，并因而在實際應用時發(fā)生困難。
2.寄生電荷往后穿隧的問題圖5B亦顯示寄生電子CE 40與VE 44往后傳輸?shù)膯栴}。在圖5B的BG 14區(qū)域內(nèi)，乃顯示有價電子(VE)44存在于價電帶14b內(nèi)，以及有傳導電子(CE)40存在于導電帶14a內(nèi)。當使用圖5B單純注入器的能帶結構來使空穴36往前注入時，通過選取具較大功函數(shù)(或較低費米能階(Fermi-Level))的材料來構成BG14，可將往后穿隧的電子稍微抑制住，比方是選擇P+多晶硅。較希望P+多晶硅為BG 14的材料的原因是P+多晶硅內(nèi)的CE 40(圖5B)通常可予以忽略。然而，由于此能帶結構具有對稱性，因此當TG 10用來注入兩種載流子時(編程時是電子而抹除時是空穴)，無法將往后穿隧的VE 44完全抑制住。此單純注入器的最佳能帶結構可通過選擇TG 10、BG 14以及絕緣層46的組成材料來達成，選擇方法是使TG 10和BG 14的費米能階位于絕緣層46能隙的中央。此選擇所造成的能帶結構可使由往后穿隧的VE 44與往前穿隧的空穴36具有類似的電流位準。換言之，此單純注入器內(nèi)往后穿隧的電流無法被完全抑制住。當往前穿隧的電流是唯一對單元操作有貢獻的電流時，往后穿隧的電流會導致整體電流的浪費，因此成為單純注入器能帶結構內(nèi)的基本問題。
此外，這種單純注入器結構還有其它幾點基本困難，將于以下參照圖5B與圖6來作描述。
參考圖5B，如上所言，當一小電壓施加于TG 10和BG 14上時，位于P+多晶硅所構成的BG 14內(nèi)的CE 40通?？捎枰院雎浴Ｒ虼?，CE 14所產(chǎn)生的CE穿隧電流也可忽略。在此情況下，寄生電子主要的成分為VE 44，并且VE 44會通過一梯形能壘而穿隧(亦稱作“直接穿隧”)至TG 10。BG 14內(nèi)價電帶(VB)14b處的電子44所穿隧的能壘高度是等于BG 14和絕緣層46間的導電帶偏移量46e與BG 14的能隙Eg 14g的相加值。然而，當一大電壓(比方是5V)施加于TG 10和BG 14間時，BG 14內(nèi)鄰近絕緣層46的部分可能會不慎地反轉，因而在絕緣層46與BG 14交界處附近形成一層CE 40。這些CE 40可能會經(jīng)由一穿隧過程而發(fā)射進入TG 10區(qū)域內(nèi)并在該處成為CE 40a。這種穿隧可能是通過一個三角形的穿隧能壘(亦稱作“富爾諾罕穿隧”)來達成，其中該三角形穿隧能壘的能壘高度46e與VE 44所穿隧的能壘高度相比，乃低了一Eg 14g之多。因此，當CE 40的穿隧過程一旦展開，可預期到會產(chǎn)生一強大得多的穿隧電流。
圖6是針對5A圖和圖5B中具有對稱能帶結構的單純注入器，顯示由CE 40a構成的寄生電流JCE以及由VE 44a構成的寄生電流JVE。由于能帶具有對稱的結構，因此圖6所示的電流電壓關系可供圖5A與圖5B兩者使用。在圖6中，電流JCE與電壓的關系比寄生VE電流JVE與電壓的關系強烈得多，原因是電荷于穿隧通過一三角形能壘時，穿隧電流與電壓間的關系會強烈得多。在此電壓范圍內(nèi)，CE 40a較寄生VE 44a有支配地位，因此是TG 10內(nèi)寄生電子的主要成分。注意到，這種效應與功函數(shù)無關。由于P+多晶硅/絕緣層/P+多晶硅所組成的單純注入器忽略此效應，因此不論功函數(shù)為何，單元都會遭遇到寄生載流子往后穿隧的問題。結果將導致圖4的單元在具有單純注入器的能帶結構下，無法適當?shù)剡\作。
盡管增加BG 14的功函數(shù)(或降低費米能階)以于抹除操作中抑制寄生電子往后穿隧，然而現(xiàn)有技術的對稱穿隧結構卻會在編程操作中遭遇寄生空穴往后穿隧的問題。參考圖5A，當BG 14的功函數(shù)增加以抑制寄生電子時，一旦它超過某一位準而讓BG14和絕緣層46間的價電帶偏移量46f低于TG 10和絕緣層46間導電帶偏移量46c時，則自BG 14穿隧進入TG 10的寄生空穴41a的數(shù)目可能變得相當龐大，結果會讓編程操作遭遇與抹除操作中寄生電子所產(chǎn)生的問題相似的難題。因此，此單純注入器的對稱穿隧結構無法同時就編程和抹除操作過程中寄生電荷載流子的抑制執(zhí)行最佳化。由于現(xiàn)有存儲單元發(fā)生這樣的問題，因而單獨一個的TG 10無法用作供應兩種電荷(即電子和空穴)的電極。結果，圖4的單元勢必需要兩個不同的穿隧柵一個供電子穿隧注入使用，而另一個供空穴穿隧注入使用。然而這種要求卻增加了單元尺寸，從而限制圖4的單元的實際應用性。
3.介電質(zhì)擊穿問題如上述在抹除操作時，典型上乃分別有2.5V和-2.5V的電壓外加于TG 10與BG 14之上。TG 10與BG 14間的電壓差異必須大于一最小抹除電壓，如此才能供應空穴36足夠的能量以使其克服RD 16的能壘高度16d。然而，對單純注入器結構內(nèi)的絕緣層46而言，此電壓會導致絕緣層46上橫跨約10MV/cm至20MV/cm的最大電場。在此高電場下，絕緣層46勢必會產(chǎn)生介電質(zhì)擊穿的現(xiàn)象(參見圖6)。為了避免在操作圖4的單元期間發(fā)生介電質(zhì)的擊穿事件，TG 10與BG 14之間所能容許的最大抹除電壓必須限制為低于絕緣層46的擊穿電壓。最小抹除電壓和最大抹除電壓之間的范圍是定義出抹除操作的可工作電壓范圍，結果此范圍相當小(小于0.7V)。圖4的單元結構因此需要受到嚴格控制以避免介電質(zhì)擊穿，生產(chǎn)收益勢必很低，并于實際應用時會發(fā)生困難。
4.寄生電容問題在圖4內(nèi)具單純注入器能帶結構的單元之中，絕緣層46厚度的選取典型上是限制在約20埃至40埃的范圍內(nèi)。因此，會有一大的電容存在于TG 10與BG 14之間。此大電容是不被希望的，原因是它會對單元操作產(chǎn)生負面影響。參考圖10A可對此電容問題有更佳的了解。在圖10A中，CBG-TG是BG 14與TG 10之間的電容，而CBG-FG是BG 14和FG 18之間的電容。BG 14所見的總電容CBG是包括圖10A內(nèi)的兩個主要電容，并且近似上等于CBG-FG與CBG-TG兩者的相加值。在大多數(shù)情況中，CBG是由CBG -TG支配，原因是RD 16的厚度典型上約介于80埃至100埃的范圍內(nèi)，因此絕緣層46的厚度相較RD 16乃薄得多。當使用具較高介電常數(shù)的介電質(zhì)時(比方是氮氧化物)，電容問題會變得更加嚴重，但往往高介電常數(shù)的介電質(zhì)被考慮使用，因其在抹除操作的空穴注入的過程中能抑制BG 14內(nèi)的寄生電子，結果，具單純注入器能帶結構的單元進一步遭遇抑制寄生電子與抑制CBG兩者必須相妥協(xié)的問題。
5.大電阻問題為了能利用彈道傳輸機制來為單元進行操作，乃希望BG 14層的厚度范圍僅是載流子散射平均自由程(典型上介于于100至200埃的范圍)的幾倍而已，如此即能允許注入載流子以良好的傳輸效率通過BG 14層。在要求BG 14層的厚度如此低下，不可避免地導致BG 14層具有較高的片電阻。如稍早所述，為了減輕圖4單純注入器單元內(nèi)寄生電子的穿隧現(xiàn)象(參見圖5B)，當多晶硅用作TG 10與BG 14的材料時，此兩柵都被限制僅能使用P型的多晶硅。由于P+多晶硅的電阻典型上較N+多晶硅為高，因而此單純注入器單元遭遇BG 14的電阻會相當大的困境。大電阻值對于單純注入器的負面影響可從幾個方向來了解。第一，它可能導致信號延遲很大，原因是來自大R與大C的結合效應(亦即RC延遲)。因為RC延遲可能會限制一大型存儲陣列中存儲單元的存取速率，因此會在單元操作中成為主要的問題。第二，為了避免未選取的存儲單元受到干擾，通常需要一組理想的外加電壓施加到那些未選取的單元上。然而，由于受到RC延遲的影響，未選取單元上的電壓可能與想達成的電壓值不同，結果單元干擾較容易發(fā)生。此外，大R值可能與一大電流I結合而產(chǎn)生IR效應。當在一信號線中傳送一電壓時，此IR效應會導致電壓下降，從而使一存儲單元中所指定的電極無法到達所欲達到的位準，結果是對單元操作產(chǎn)生負面影響。IR效應對一未選取的單元的影響比方是可能產(chǎn)生干擾，因此未選取的單元會非刻意地從一邏輯態(tài)(比方是“0”)轉換為另一狀態(tài)(比方是“1”)。而IR效應對受選取單元的負面影響可能是減緩單元的操作(比方是編程、抹除，以及讀取操作)速率。IR效應可能在信號線內(nèi)造成相當大的壓降，因而使TG10和BG 14間的電壓低于單元操作所需的電壓范圍。在這種情況下，載流子(比方是圖5A中的VE 42與圖5B中的空穴)無法有足夠的能量克服RD 16的能壘以收集在FG 18上，結果導致編程或抹除操作的錯誤。
6.穿隧電流與電壓間微弱關系的問題如上所述，在圖4單純注入器的能帶結構中，避免往后穿隧的寄生電荷多于往前穿隧電荷的最好方式，乃是使往前穿隧載流子(比方是空穴)所產(chǎn)生的電流與往后穿隧載流子(比方是寄生電子)所產(chǎn)生的電流彼此間具有類似的電流位準。然而，這種能帶結構亦導致電流與電壓之間的關系薄弱。舉例來說，于防制抹除條件(亦即避免未選取單元受抹除操作干擾的條件)下的電流與抹除情況下的電流相比，通常僅低104倍。類似問題也可能在單元的防制編程條件中出現(xiàn)。因此，具有這種單純注入器能帶結構的未選取單元于編程和抹除操作過程中，都容易產(chǎn)生單元干擾的問題。
本發(fā)明獨特之處在于能壘工程學觀念所提供的效應。這些效應移除了圖4、圖5A與圖5B內(nèi)關于單純注入器單元與能帶結構中BG 14材料需具備大功函數(shù)的要求。事實上，本發(fā)明使用具有較小功函數(shù)的N+多晶硅作為BG 14的材料，以彰顯這項優(yōu)點。這項優(yōu)點提供了可挑選具低片電阻(比方是砷(Arsenic)、磷(Phosphorous)或其它種材料)的材料的彈性與選擇性，因此可避免上述在單純注入器單元內(nèi)所發(fā)生的大電阻問題。
在本發(fā)明圖1A、圖1B、圖2A與圖3A的相關描述中，過濾器9可使TG 10與BG 14間的總介電質(zhì)厚度增厚，因此具有抑制TG 10與BG 14間的大寄生電容的優(yōu)點。此外，它亦提供了一種分割過濾器9內(nèi)不同區(qū)域外加電壓的功能，如圖2B所示的VTD與VBD。這種電壓分割效應不需與往前的電荷載流子注入相妥協(xié)，就能降低橫跨于TD 11與BD 12的壓降，因此可為本發(fā)明帶來幾點利益。第一，它可防止以上圖6的相關描述中發(fā)生于TD 11與BD12內(nèi)的介電質(zhì)擊穿問題。另外，在P+多晶硅用作TG 10的材料的情況下，TD 11上的較小跨壓可防止寄生電子CE 34形成于TG10內(nèi)，從而可避免圖5A的相關描述中發(fā)生于BG 14的撞擊游離問題。同理，在P+多晶硅用作BG 14的材料的情況下，BD 12上的較小跨壓可防止寄生電子CE 40形成于BG 14內(nèi)，從而可避免圖5B相關描述中發(fā)生于TG 10的撞擊游離問題。
請同時參考圖2A與圖5A以了解編程操作中往后穿隧的問題。從圖5A明白得知，因BG 14使用具較大功函數(shù)的材料而不慎引起的寄生空穴41往后穿隧現(xiàn)象，可利用本發(fā)明圖2A相關描述內(nèi)的過濾器9來有效地避免。此外，圖5A相關描述中發(fā)生于TG 10內(nèi)的撞擊游離CE 34的問題，亦可通過圖2A內(nèi)的過濾器9阻擋寄生空穴41往后傳輸以有效地對付。
請同時參考圖2B與圖5B以了解抹除操作中往后穿隧的問題。從圖5B明白得知，單純注入器內(nèi)不慎引起CE 40的效應，可利用本發(fā)明圖2B相關描述內(nèi)的能壘高度工程學和過濾器結構來有效地避免。此外，因受BG 14內(nèi)的CE 40觸發(fā)而發(fā)生于TG 10的撞擊游離問題，亦可通過過濾器9阻擋寄生CE 40往后傳輸以有效地對付。
綜上所述，可明白了解，本發(fā)明所提供單元內(nèi)的能量結構在抹除和編程操作中，皆可有效地阻擋電荷載流子往后穿隧。雖非必要，但普遍上乃希望BG 14的費米能階于平能帶的情況下是位于BD 12能帶間隙的中央，如此當使用此種能帶結構來構建單元時，即能最充分地利用電荷阻擋機制。
用于避免干擾的能壘高度工程學當存儲單元被排置于一陣列環(huán)境中時，于有效的使用生命期間，因同一存儲陣列中的其它單元實施單元操作(比方是編程、抹除，以及讀取)而引入累積性干擾下，單元狀態(tài)(比方是“0”)可能會非刻意地轉變成另一狀態(tài)(比方是“1”)。以下將描述具現(xiàn)有技術能帶結構的單元容易發(fā)生這類干擾問題。然而這類編程干擾或抹除干擾問題可以利用本發(fā)明的存儲單元予以避免。
編程干擾編程干擾可能會發(fā)生在一存儲陣列中未選取的存儲單元內(nèi)。編程干擾最嚴重的情況是對應未選取單元的FG 18處于帶正電(比方是處于抹除狀態(tài))的局面。圖7A是顯示在本發(fā)明的存儲單元內(nèi)，對應此情況的能帶圖，其中假定有一導致編程干擾的電壓-2V施加于TG 10至BG 14間。為了避免編程干擾發(fā)生，有四個能壘高度提供于本發(fā)明的單元內(nèi)。這四個能壘高度與阻擋TG 10內(nèi)的價電子(VE)42往前傳輸有關。第一個能壘高度是能壘高度50(ΔΦVE_TT)，其是對應TG 10內(nèi)的VE 42于TG 10和TD 11交界處所見的能壘高度。第二個能壘高度是能壘高度60(ΔΦVE_TTB)，其是對應于TG 10內(nèi)的VE 42于TD 11和BD 12交界處所見的能壘高度。而能壘高度60(ΔΦVE_TTB)與50(ΔΦVE_TT)兩者之間是有下述關是存在ΔΦVE_TTB＝ΔΦVE_TT-|VTD|，其中VTD是當編程干擾電壓施加于TG 10和BG 14間時，橫跨于TD 11上的電壓。這兩個能壘高度是在TD 11內(nèi)形成一梯形能壘。依進來的電子42所見，此梯形能壘的進入側具有能壘高度50，而離開側則具有能壘高度60。
類似地，第三個能壘高度是能壘高度54(ΔΦVE_TB)，其是對應VE 42于TD 11和BD 12交界處所見的能壘高度。第四個能壘高度是能壘高度61(ΔΦVE_TBG)，其是對應VE 42于BD 12和BG 14交界處所見的能壘高度。能壘高度61(ΔΦVE_TBG)與54(ΔΦVE_TT)兩者間是有下述的關系式存在ΔΦVE_TBG＝ΔΦVE_TB-|VBD|，其中VBD是當編程干擾電壓施加于TG 10和BG 14間時，橫跨于BD 12上的電壓。這第三個能壘高度與第四個能壘高度，乃在BD 12內(nèi)形成一梯形能壘。依進來的電子42所見，該梯形能壘的進入側具有能壘高度54，而離開側具有能壘高度61。
圖7B亦顯示現(xiàn)有技術與圖7A類似的能帶圖，以作比較。在圖7B中，有一能壘高度50’，其是對應VE 42于TG 10和絕緣層46交界處所見的能壘高度。在避免干擾的偏壓下，圖中顯示VE 42能夠以直接穿隧的機制傳輸通過絕緣層46并到達BG 14和RD 16的交界處。因此當在存儲單元中使用現(xiàn)有技術的能帶結構時，為了避免干擾必須完全仰賴使VE 42的能級低于能壘高度16c(ΔΦCB_GR)，以令RD 16作為阻擋進來的電子進入FG 18的能壘，從而避免干擾事件發(fā)生。然而，當RD 16具有如圖7B所示的三角形能帶結構時，仍發(fā)生電子利用富爾諾罕穿隧機制來穿隧進入RD 16的導電帶16a隨后再進入FG 18內(nèi)的一些情況。在這樣的事件中，當夠多的電子非刻意地引進和被收集在FG 18內(nèi)時，可能改變單元的狀態(tài)。結果就是單元干擾。圖7B亦顯示有傳導電子(CE)34存在于P+多晶硅所構成的TG 10內(nèi)，并有一能壘高度46c(ΔΦCB_TT)與其相關。P+多晶硅內(nèi)的CE 34于一般電壓范圍內(nèi)(比方是約2V)通常可予以忽略，但在高電壓下(比方是約3V)而P+多晶硅因此被反轉時，數(shù)目會變得相當龐大。圖7B顯示，即使單元是以避免編程干擾的條件來做偏壓，CE 34仍可能非刻意地注入FG 18。此效應產(chǎn)生的累積性干擾亦可能在具有現(xiàn)有技術能帶的單元內(nèi)造成單元干擾的問題。
依據(jù)能壘高度的工程學觀念可知，本發(fā)明的能帶結構可較現(xiàn)有技術有效地避免編程干擾。參考圖7A，形成于BD 12內(nèi)的梯形能壘乃為進來的電子42提供一個額外的阻擋能壘。承能壘高度工程學理論所授，能壘高度54與61的最佳化可通過適當選取TD 11和BD 12的介電常數(shù)與厚度來達成，如此即能以不同于TD 11內(nèi)能壘高度50與60的改變程度來電子式地改變能壘高度54與61。一般來說，乃希望梯形能壘的能壘高度54與61可以夠高以阻擋TG 10的VB 10b內(nèi)的電子42。為了防范干擾發(fā)生，TG 10與BG14間的電壓必須選取為能令電子42的能級低于能壘高度54與61。應注意到，BD 12內(nèi)的梯形能壘可通過使能壘高度61(即離開側的能壘高度)維持為正值來保持。方法是通過適當?shù)剡x取TD11和BD 12的材料，以使TG 10和BD 12間具有大的導電帶偏移量12c(ΔΦCB_TB)來達成，或通過使Va低于能壘高度12c、平能帶電壓Vfb，以及能帶間隙Eg 10g的相加值來達成。一個領會本處所提供的防范干擾法的較好方式是參考前述的能壘高度61(ΔΦVE_TBG)的表示式，該表示式可進一步表示為ΔΦVE_TBG＝ΔΦCB_TB+Eg-(Va-Vfb)，上述公式在數(shù)學上明白表示著，若將Va維持低于ΔΦCB_TB，Eg以及Vfb的相加值時，則可維持能壘高度61(ΔΦVE_TBG)高度為正值，從而可保持梯形的能壘形狀。對此特定實施例而言，為了防范編程干擾，TG 10相對BG 14的電壓是選擇為介于約-1.0V至約-2.0V的范圍。
如之前所述，能壘高度工程學允許部分的Va能橫跨于BD 1。因此，橫跨TD 11的電壓(VTD)較現(xiàn)有存儲單元內(nèi)絕緣層46的電壓為低。較低的VTD可避免CE 34形成于P+多晶硅所構成的TG 10內(nèi)，從而可免除較高能量的CE造成編程干擾的問題。在TG 10內(nèi)確定有CE 34形成的情況中，避免CE造成編程干擾的方法是保持梯形能壘的能壘高度54與61夠高，以便阻擋CE 34穿隧過TD 11與BD 12。而如能壘高度工程學原理所授，使能壘結構最佳化即可達成。
抹除干擾在一存儲陣列內(nèi)未選取單元上所能發(fā)生抹除干擾最嚴重的情況是對應未選取單元的FG 18處于帶負電(比方是處于編程狀態(tài))的局面。圖8A是顯示在本發(fā)明的存儲單元內(nèi)，對應此情況的能帶圖，其中乃假定有一導致抹除干擾的電壓+2V施加于TG 10至BG14間。為了避免抹除干擾發(fā)生，有四個用以阻擋TG 10內(nèi)的空穴36往前傳輸?shù)哪軌靖叨仁翘峁┯诒景l(fā)明的單元內(nèi)。第一個能壘高度是能壘高度55(ΔΦVG_TT)，其是對應TG 10內(nèi)的空穴36于TG 10和TD 11的交界處所見的能壘高度。第二個能壘高度是能壘高度62(ΔΦVH_TTB)，其是空穴36于TD 11和BD 12的交界處所見的能壘高度。而能壘高度62(ΔΦVH_TTB)與55(ΔΦVH_TT)兩者之間是有下述關系存在ΔΦVH_TTB＝ΔΦVH_TT-|VBD′|，其中VTD′是抹除干擾期間橫跨于TD 11上的電壓。這兩個能壘高度乃在TD 11內(nèi)形成一價電帶梯形能壘，并且依進來的空穴36所見，該梯形能壘的進入側具有能壘高度55，而離開側具有能壘高度62。類似地，第三個能壘高度是能壘高度56(ΔVH_TB)，其是對應空穴36于TD 11和BD 12交界處所見的能壘高度。第四個能壘高度是能壘高度63(ΔΦVH_TBG)，其是對應于空穴36于BD 12和BG 14交界處所見的能壘高度。而能壘高度63(ΔΦVH_TBG)與56(ΔVH_TB)兩者之間是有下述關系存在ΔΦVH_TBG＝ΔΦVH_TB-|VBD′|，其中VBD′ 是抹除干擾期間橫跨于BD 12上的電壓。這兩個能壘高度乃在BD 12內(nèi)形成一梯形能壘，并且依進來的空穴36所見，該梯形能壘的進入側具有能壘高度56，而離開側具有能壘高度63。
圖8B亦就現(xiàn)有技術顯示其與圖8A類似的能帶圖，以作比較。在圖8B中，有一能壘高度46d，其是對應空穴36于TG 10和絕緣層46交界處所見的能壘高度。在避免干擾的偏壓下，圖中顯示空穴36能夠以直接穿隧的機制傳輸通過絕緣層46并到達BG 14和RD 16的交界處。因此當存儲單元使用現(xiàn)有技術的能帶結構時，必須完全依賴RD 16作為阻擋進來的空穴進入FG 18的能壘以避免干擾。由此可知，為了避免干擾事件發(fā)生，保持空穴的能級低于能壘高度16d(ΔΦVB_GR)是很重要的。然而，當RD 16具有如圖8B所示的三角形能帶結構時，仍發(fā)生空穴可利用富爾諾罕穿隧機制來穿隧進入RD 16的價電帶16b并隨后再進入FG 18內(nèi)的一些情況(比方是在一個完全編程的單元內(nèi))。在這樣的事件中，當夠多的空穴非刻意地引進和被收集在FG 18內(nèi)時，可能改變單元的狀態(tài)。結果就是單元干擾。因此，具現(xiàn)有技術能帶結構的單元較易遭受干擾。
依據(jù)能壘高度的工程學觀念可知，本發(fā)明的能帶結構可較現(xiàn)有技術有效地避免抹除干擾。參考圖8A，形成于BD 12內(nèi)的梯形能壘為進來的空穴提供一額外的阻擋能壘。承能壘高度工程學的理論所授，能壘高度56與63高度的最佳化可通過適當選取TD 11和BD 12的介電常數(shù)與厚度來達成，如此即能以不同于TD 11內(nèi)能壘高度55與62的改變程度來電子式地改變能壘高度56與63。一般來說，乃希望梯形能壘的能壘高度56與63在未選取單元內(nèi)可以夠高以避免干擾，而在選取單元內(nèi)可以夠低以實行抹除操作。為了防范干擾發(fā)生，TG 10與BG 14間的電壓必須選取為能令空穴36的能級低于能壘高度56與63。應注意到，BD 12內(nèi)的梯形能壘可通過使能壘高度63(即離開側的能壘高度)維持為正值來保持。方法是通過適當?shù)剡x取TD 11和BD 12的材料，以使圖1B內(nèi)的TG 10和BD 12間具有大的導電帶偏移量12d(ΔΦVB_TB)來達成，或通過使Va低于能壘高度12d(ΔΦVB_TB)與平能帶電壓Vfb的相加值來達成。一個領會本處所提供的干擾防制方法的較好方式是參考前述的能壘高度63(ΔΦVH_TBG)的表示式，該式為ΔΦVH_TBG＝ΔΦVB_TB-(Va-Vfb)，上述公式在數(shù)學上明確表示著，若將Va維持低于ΔΦVB_TB與Vfb的相加值時，則可維持能壘高度63(ΔΦVH_TBG)高度為正值，從而可保持梯形的能壘形狀。對此特定實施例而言，為了避免抹除干擾，TG 10相對BG 14的電壓是選擇為介于約+2.0V至約+2.5V的范圍。
圖9是顯示當TG 10相對BG 14為正偏壓時，能壘高度工程學對于穿隧電流的效應?，F(xiàn)有技術能帶(單純注入器)的穿隧電流是包括適中偏壓范圍(0至3V)下的空穴電流以及較高偏壓(高于3V)下的CE電流。如上所述(參見圖5B)，CE電流乃來自P+型多晶硅所構成的BG 14內(nèi)的反轉層。并且此CE電流在具現(xiàn)有技術能帶的存儲單元的運作上成為主要的問題?？砂l(fā)現(xiàn)到明顯不同的是，具有過濾器(本發(fā)明)的總穿隧電流僅包括空穴而已。在整個偏壓范圍內(nèi)完全沒有觀察到有任何的寄生電流。本發(fā)明的存儲單元能夠免除寄生CE問題的原因是來自過濾器所提供的電壓分割功能。此外，本發(fā)明空穴電流與電壓間的關系較現(xiàn)有技術強烈。如圖所示，本發(fā)明的空穴電流在抹除電壓約5V時與現(xiàn)有技術具有類似的電流位準，而在約2V的干擾避免電壓下則可予以忽略。在外加電壓為2V的情況中，圖中顯示本發(fā)明的空穴電流比現(xiàn)有技術小約104倍。換言之，根據(jù)本發(fā)明所提供的能壘高度工程學與能帶結構而構建的存儲單元，與現(xiàn)有技術所構建的存儲單元相比，具有強約104倍的防制抹除干擾強度。
圖10A是顯示在上述的重迭區(qū)域內(nèi)，與BG 14有關聯(lián)的寄生電容。CBG_TG是介于BG 14與TG 10之間的電容，而CBG_FG是介于BG 14與FG 18間的電容。
圖10B是顯示本發(fā)明能提供抑制寄生電容的利益。因穿隧注入所需，單純注入器內(nèi)的絕緣層46典型上具有約30埃的厚度，而對應此厚度TG 10與BG 14間的寄生電容則約為1.2×10-6法拉/平方公分(Farad/cm2)。在本發(fā)明中，對約20埃厚的BD的結構而言，此電容可大幅減少至約9×10-7Farad/cm2的范圍。而當BD增厚至40埃與60埃時，此電容可分別更減至約7×10-7與5.8×10-7Farad/cm2的范圍。應注意到，增加BD的厚度對編程和抹除的干擾防范皆不會產(chǎn)生負面影響。可參考抹除用的能壘高度63(ΔΦVH_TBG)與編程用的能壘高度61(ΔΦVE_TBG)的表示式來了解原因。對抹除操作而言，可由ΔΦVH_TBG(＝ΔΦVB_TB)-(Va-Vfb))的表示式明白看出，能壘高度63(ΔΦVH_TBG)與BD 12的厚度實無關連，因此增加BD 12的厚度并不會改變能壘高度63。如以上圖8A的相關討論所述，使能壘高度63為正值可維持BD 12的價電帶能壘為梯形，而梯形結構對阻擋穿隧電荷載流子是十分重要的。此處所描述的效應是十分有利的，因為它允許為避免干擾而對能壘高度63作的最佳化，以及為抑制寄生電容而對BD 12的厚度作的最佳化兩者可分別執(zhí)行。因此，無妥協(xié)狀況發(fā)生于最佳化的過程中。事實上，將BD 12增厚可使梯形能壘的兩側都能更有效地阻擋電荷載流子穿隧，原因是這些載流子必須穿隧較長的距離。此外，較厚的BD12可接受較大的跨壓，從而使TD 11的跨壓減少。圖10C是就抹除干擾的情況，顯示BD 12的厚度對于能壘高度以及介電質(zhì)跨壓的影響，其中氮化物和氧化物分別用作BD 12和TD 11的材料?？擅靼卓闯?，能壘高度63(ΔΦVH_TBG)與BD 12(氮化物)的厚度無關。圖10C亦顯示，將BD 12增厚會導致能壘高度56(ΔΦVH_TB)增高。如圖8A所示，較高的能壘高度56在阻擋空穴36往前穿隧上會較有利，因此乃希望其能用于防范干擾?？杀日諏δǔ闆r所作的分析，對編程干擾的效應進行類似的分析。
在具現(xiàn)有技術能帶的單元中，BG 14材料的主要選擇標準之一是需選取具較大功函數(shù)的材料。本發(fā)明的能壘高度工程學方案將此限制完全移除，因此BG 14所使用的材料可是任何導電材料。為了強調(diào)此效應，此處的說明是選取具有較小功函數(shù)的N型多晶硅作為構成BG 14的材料。具本領域普通技術人員應可明白，本發(fā)明的BG 14所使用的材料并不限制為N+型多晶硅，而可涵蓋任何其它種類的導電材料，比方是P+型多晶硅、多晶結構的硅鍺(亦即“多晶硅鍺(Poly SiGe)”)，鉑(Platimum)、金(Au)、鎢(Tungsten；W)、鉬(Molybdenum；Mo)、釕(Ruthenium；Ru)、鉭(Tantalum；Ta)、氮化鉭(Tantalum nitride；TaN)、氮化鈦(Titanium Nitride；TiN)等等。
應注意到，在此處的說明中，BD 12的介電常數(shù)乃大于TD 12的介電常數(shù)。然具本領域普通技術人員當可明白，應用本揭露時，亦可將BD 12層所用材料的介電常數(shù)改為與TD 11的介電常數(shù)相似，而仍能有效阻擋寄生電荷載流子(電子或空穴)往后穿隧。此外，BD 12層不需要為具有均勻化學元素的材料，而可允許當中元素漸次變化。此外，任何適當?shù)慕殡娰|(zhì)材料，比方是氮氧化物(Oxynitride；SiON)、氧化鋁(Aluminum Oxide；Al2O3)、氧化鉿(Hafnium Oxide；HfO2)、氧化鋯(Zirconium Oxide；ZrO2)、氧化鉭(Tantalum Pen-Oxide；Ta2O5)等等，都可以用來取代氧化物或氮化物。更者，這些材料的合成物或其所形成的合金，比方是氧化鉿-氧化物的合金(Hafnium Oxide-Oxide alloy；HfO2-SiO2)、鉿-氧化鋁的合金(Hafnium-Aluminum-OxideAlloy；HfAIO)、鉿-氮氧化物的合金(Hafnium-OxynitrideAlloy；HfSiON)等都可用來取代氧化物或氮化物。
需了解到，本發(fā)明并非限制于此處所說明以及上述實施例而已，而包含任何落于權利要求內(nèi)的所有變化。舉例來說，雖然本發(fā)明是以EEPROM來作解說，但具本領域普通技術人員當可明了，本發(fā)明可延伸至任何其它型式的非易失性存儲器(比方是電子式可編程存儲器或EPROM)。此外，此處所述本發(fā)明的非易失性存儲器，乃利用一個與周圍的電極電性上相絕緣但電容上相耦合的導電材料或半導體材料區(qū)域(即“浮動柵”)來儲存電荷。在此儲存方案中，電荷乃均勻分布于整個導電區(qū)域中。然而，具本領域普通技術人員應皆可明了，本發(fā)明并非限制于此處所說明者以及上述實施例而已，而包括任何其它種類的電荷儲存方案。舉例來說，本發(fā)明的存儲單元可將電荷儲存于局部儲存座(Storage Sites)內(nèi)，比方是儲存于一介電質(zhì)層內(nèi)的納米顆粒(Nano-Particles)或阱(Traps)以內(nèi)。這類電荷儲存方案的優(yōu)點是存儲陣列內(nèi)相鄰單元間的干擾作用幾乎可予以忽略。此外，這些儲存座當中若有一個周圍的絕緣層發(fā)生局部擊穿事件時，其它儲存座所儲存的電荷仍可維持住。一擁有阱為儲存座的介電質(zhì)可以是一氮化物層，形成方法比方是利用本領域為人熟知的LPCVD(低壓化學蒸氣沉積)技術。其它諸如氧化鉻(HfO2)和氧化鋯(ZrO2)等具有較深捕捉能量阱的介電質(zhì)亦可考慮作為捕捉介電質(zhì)的材料。作為儲存座的納米顆?？梢允菣E圓形的硅納米晶體，其直徑介于2納米至7納米的范圍，并可利用為人熟知的CVD技術來制造。這類納米顆粒的材質(zhì)并不限制為硅，而可為任何其它種能有效儲存電荷的材料(譬如Ge、SiGe合金、HfO2、Au、Co、以及W等等)。
除此之外，雖然本發(fā)明是以單獨一個單元來解說，對具本領域普通技術人員應該皆可明了，可將多個本發(fā)明單元安排成為本領域為人熟知的NAND或NOR列陣列和行陣列。
此外，本發(fā)明浮動柵(即電荷儲存區(qū)域)的剖面觀或俯視觀不需要為長方形，而可在剖面觀或俯視觀下為任何尺寸和形狀，只要能夠有效儲存電荷并能有效地連接每一存儲單元內(nèi)的漏極26和源極22即可。此外，電荷儲存區(qū)域的上表面不需要與基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，只要能有效儲存電荷，并能有效地與BG 14和主體28作電容性耦合，以及有效地連接每一存儲單元內(nèi)的漏極26和源極22即可。同樣，電荷儲存單元的下表面不需要與基板表面相平行，也不需要為平坦的平面，而可以具有任何形狀，只要能夠讓儲存區(qū)域有效儲存電荷，并能有效地與BG 14和主體28作電容性耦合，以及有效地連接每一存儲單元內(nèi)的漏極26和源極22即可。同樣地，TD 11與BD 12的上表面與下表面不需要與基板表面相平行，不需要為平坦的平面，以及不需要與基板在同一表面上，而可以在基板表面上方或下方的任何高度上，并與基板間的夾角可為任何角度，只要能夠有效儲存電荷，并能有效地與BG 14和主體28作電容性耦合，以及有效地連接每一存儲單元內(nèi)的漏極26和源極22即可。此外，溝道區(qū)域的表面不需要與基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，并與基板間的夾角可為任何角度，只要有效地連接每一存儲單元內(nèi)的漏極26和源極22即可。此外，源極區(qū)22與漏極區(qū)26亦可互換。應了解到，雖然圖例中呈現(xiàn)了基板內(nèi)的主體部分，但眾所周知的是，于基板內(nèi)形成的任何和/所有區(qū)域(源極/漏極/溝道區(qū)域等等)都可以形成于一個以上的井以內(nèi)(屬于不同種類的摻雜硅)。
具本領域普通技術人員應可明白，應用本揭露所授內(nèi)容時，可將過濾器的結構更改，以借其來達到以上羅列的種種優(yōu)點。
實施例200圖11A和圖11B是分別提供本發(fā)明另一實施例的存儲單元200的結構以及此結構在平能帶條件下的能帶圖。圖11A的存儲單元200除了在過濾器9內(nèi)TG 10與BG 14之間的部分有所變動外，其余皆與圖1A所呈現(xiàn)的結構相似。以下將描述這些變動。參考圖11A，其顯示過濾器9是包括一上穿隧介電質(zhì)71(以下簡稱UTD)、一下穿隧介電質(zhì)72(以下簡稱LTD)，以及一設置于UTD 71與LTD 72之間的阻擋材料73(以下簡稱BM)。UTD 71可是氧化物或其它種類的介電質(zhì)材料，比方是單元100內(nèi)考慮為TD 11的材料。LTD 72可為一介電材料，其能隙低于UTD 71而介電常數(shù)高于UTD 71。一般來說，UTD 71與LTD 72所使用的材料必須為優(yōu)質(zhì)介電材料，以允許電荷載流子能以量子力學穿隧機制從它的某側穿隧至它的另一側。已知利用RTN形成的氮化物可提供此種優(yōu)質(zhì)材料，因此可作為LTD 72的良好候選材料。其它種類的材料，比方是在單元100內(nèi)考慮用作BD 12材料的氮氧化物，亦可作為LTD 72的材料。UTD 71與LTD 72的厚度范圍可與圖1A內(nèi)單元100的TD 11與BD 12的相關描述類似。圖1A的過濾器9內(nèi)BD 12的阻擋效應現(xiàn)改由BM 73執(zhí)行，以下將詳述之。
阻擋材料73可以是能隙73g(參見圖11B)介于約1eV至6eV之間的半導體材料或絕緣介電質(zhì)。當TG 10或BG 14這兩個區(qū)域的費米能階介于阻擋材料能隙73g的范圍內(nèi)時，阻擋材料73能為自TG 10或BG 14發(fā)射的電荷載流子(電子或空穴)提供一阻擋效應。原因是因為BM 73內(nèi)沒有可利用的能量狀態(tài)可讓這些電荷載流子借其穿隧。當有適合的偏壓施加于TG 10與BG 14之間，而使TG 10和BG 14的費米能階移出BM 73的能帶間隙73g的范圍的時候，阻擋材料73變成可讓這些發(fā)射電荷載流子穿透過去。如果考慮半導體作為BM 73的材料，碳化硅(SiC)可以是一個很好的選擇，因其具有較寬的能隙(比方四氫-碳化硅(4H-SiC)與六氫-碳化硅(6H-SiC)分別具有3.25eV與2.85eV的能隙)。其它具有類似范圍的能帶間隙并與現(xiàn)今IC技術兼容的材料亦可作為BM 73的選擇材料。為了能有效阻擋電荷載流子往前或往后穿隧過BM 73，乃希望可適當?shù)剡x取TG 10、BM 73與BG 14的材料，以令TG 10與BG 14的功函數(shù)的費米能階于平能帶條件下大致位于BM 73能帶間隙73g的中央。現(xiàn)選擇4H-SiC來作解說，以獲得最佳的了解。假設TG 10與BG 14的功函數(shù)所具有的費米能階位于BM 73的能帶間隙73g的中央，則當TG 10與BG 14間的跨壓小于1.5V時，BM 73會提供阻擋效應。而對絕對值大于1.5V的電壓而言，電荷載流子會穿隧通過BM 73區(qū)域。
當使用半導體材料作為BM 73的材料時，乃希望BM 73的厚度能與電荷載流子(即電子或空穴)的波長差不多或較厚，因此希望介于100埃至300埃之間。厚度介于此范圍的BM 73會在導電帶73a或價電帶73b的邊緣上方分別存在具連續(xù)能級的電荷載流子(請參見圖11B)。而對厚度小于電子波長的BM 73而言，UTD71、BM 73，以及LTD 72的導電帶71a/73a/72會于BM 73導電帶所在區(qū)域內(nèi)形成具有一個量子能量井的能帶結構。此量子井內(nèi)電子的能級受到量子化，因此具有離散的能級，結果最低能級(亦即第一能級)73a’被提升而高于BM 73的導電帶73a。同樣地，UTD 71/BM 73/LTD 72的價電帶71b/73b/72b，亦在BM 73所在地區(qū)內(nèi)形成一個價電帶量子井。價電帶量子井將空穴的能量量子化而使其有離散的能級，其中第一能級73b’的空穴能量較BM 73的價電帶73b為高。這種量子井效應的優(yōu)點在于能令阻擋電子用的能隙由原先的能隙73變寬為“有效”能隙73g’，因此擴大阻擋材料73阻擋不想要電荷的范圍。
圖11B顯示出四個能壘高度65(ΔΦVE_TBm)、66(ΔΦVH_TBm)、67(ΔΦVH_GBm)以及68(ΔΦCE_GBm)。能壘高度65是與圖7A中的能壘高度54(ΔΦVE_TB)具有類似的功能，其能在編程干擾的防范期間，阻擋VE載流子42從TG 10穿隧到達BG 14(假設TG 10使用P型多晶硅)。同樣地，能壘高度66(ΔΦVH_TBm)與圖8A中的能壘高度56(ΔΦVH_TB)具有類似的功能，其能在抹除干擾的防范期間，阻擋空穴載流子36從TG 10穿隧到達BG 14。此外，能壘高度67(ΔΦVH_GBm)與圖7A中的能壘高度51(ΔΦVH_GB)功能類似，其能阻擋空穴載流子41從BG 14穿隧至TG 10而達成防范往后穿隧的作用。同樣地，能壘高度68(ΔΦCE_GBm)與圖8A中的能壘高度57(ΔΦCE_GB)功能類似，其能阻擋CE載流子40從BG 14穿隧至TG 10而達成防范往后穿隧的作用。而這些能壘高度65、66、67、以及68，皆可利用以上能壘高度工程學原理所描述的類似方法，通過TG 10與BG14間電壓來作改變。因此，UTD/BM/LTD 71/73/72的結構提供一可濾除不想要載流子(比方是往后穿隧的空穴)而不影響想要載流子(比方是往前穿隧的電子)傳輸?shù)碾娮邮娇勺冞^濾器。
單元200的編程與抹除操作可利用圖1A內(nèi)單元100相關的描述方式來實行。雖然圖中并未顯示，但當一偏壓施加于TG 10與BG 14之間時，會在BM 73上產(chǎn)生微弱的能帶彎曲現(xiàn)象。此外，圖8A中的其它能壘高度亦可作類似推衍而得到圖11B能帶結構的情況。此存儲單元結構所能提供的利益與圖1A內(nèi)單元100的相關描述相似。
實施例300圖12A除了將圖11A的BM 73替換為多個阻擋納米晶體(以下簡稱BNC)74外，其余皆與圖11A類似的單元結構類似，并且圖中多個BNC 74的能隙皆與TG 10的能隙差不多或較大。BNC74可為直徑與電荷載流子(比方是電子或空穴)的波長差不多的球形。典型上，BNC 74的直徑約為30埃至約200埃。阻擋納米晶體74可利用本領域為人熟知的超高真空化學蒸氣沉積(Ultra-High Vacuum Chemical-Vapor-Deposition；UHVCVD)技術來制成。阻擋納米晶體74是用作TG 10與BG 14之間的一個“小島”，以允許電荷載流子能跳耀(hop)過它。具體地說，當一適當偏壓施加于TG 10與BG 14間時，TG 10內(nèi)的電荷載流子會經(jīng)由穿隧機制而發(fā)射至BNC 74上，繼而再穿隧進入BG 14。此單元結構是包括兩種區(qū)域。第一種區(qū)域包含一納米晶體74于TG 10與BG 14之間(比方是沿直線AA’)，而第二種區(qū)域則不包含任何納米晶體(比方是沿直線BB’)。在此單元結構中，僅有第一種區(qū)域內(nèi)TG 10上的電荷載流子被允許傳輸至BG 14。而由于第二種區(qū)域內(nèi)并不存在納米晶體“小島”，因此對從TG 10穿隧至BG 14的電荷載流子而言，UTD 71與LTD 72間的厚度會厚得多。結果，TG 10內(nèi)的電荷載流子被禁止經(jīng)由第二種區(qū)域傳輸至BG 14。
UTD 71與LTD 72間的納米晶體74允許本發(fā)明利用庫倫封鎖效應(Coulomb Blockade Effect)來使想要注入的載流子(亦即往前穿隧的載流子)穿隧，并阻擋不想要載流子(即往后穿隧的載流子)穿隧。一旦有一個電子(或一個空穴)存在于某一個納米晶體上時，庫倫效應就會阻擋額外的電子(或空穴)由TG 10經(jīng)由該納米晶體傳輸至BG 14。電子(或空穴)的進一步傳輸只可能在TG 10與BG 14間的電壓更增加之后發(fā)生。圖11B相關描述內(nèi)的類似能壘高度與電荷載流子的相關阻擋效應亦提供于12A圖的單元300內(nèi)。圖12B是顯示圖12A中沿直線AA’的能帶圖。對尺寸范圍較電子或空穴波長大的BNC 74而言，其導電帶74a與價電帶74b邊緣上的電荷載流子乃具有連續(xù)的能級。而對厚度小于電子波長的BNC 74而言，UTD 71、BNC 74，以及LTD 72的導電帶71a/74a/72a會在BNC的導電帶所在區(qū)域內(nèi)形成具有一個量子能量井的能量結構。此量子井內(nèi)電子的能級受到量子化，因而具有離散的能級，結果最低能級(亦即第一能級)74a’被提升而高于BNC 74的導電帶74a。同樣地，UTD 71/BNC 74/LTD 72的價電帶71b/74b/72b亦可于BNC 74所在地區(qū)內(nèi)形成一個價電帶量子井。與導電帶量子井之于電子的影響類似，價電帶量子井可將空穴的能量量子化而使其有離散的能級，其中第一能級74b’的空穴能量高于BNC 74的價電帶74b。這種量子井效應的優(yōu)點在于使阻擋電子穿隧的能隙由原先的能隙74變寬為“有效”能隙74g’，因此擴大BNC 74阻擋不想要電荷的范圍。
圖12B所顯示的能壘高度65、66、67以及68與圖11B中的能壘高度具有類似的功能。單元300的編程和抹除操作方式可與之前對圖1A內(nèi)單元100所作的描述類似，并且亦擁有之前陳述的種種利益。圖12A的單元結構比圖1A與圖11A分別顯示的單元100與200具有更小的寄生電容CBG_TG。關于此點可參考圖12C以獲得較佳的了解，圖12C是顯示第二種區(qū)域(沿圖12A的直線BB’)的能量示意圖。由于TG 10與BG 14間沿直線BB’方向的介電質(zhì)厚度增加，第二種區(qū)域內(nèi)的寄生電容CBT-TG因而較第一種區(qū)域內(nèi)遠小得多(典型上約低了5至10倍)。因而CBT-TG在此兩種區(qū)域內(nèi)的總寄生電容進一步通過減少阻擋納米晶體74所覆蓋的零碎區(qū)域而獲得縮減。
具本領域的普通技術人員應可明白，BM 73區(qū)域不須要求為導電材料，也不須要求在俯視觀上為長方形，也不需要在剖面觀上為長方形，而可以是一絕緣介電質(zhì)，并可以在俯視觀和剖面觀上為任何尺寸和形狀，只要在適當偏壓范圍下能有效阻擋某種電荷載流子穿隧通過，并在高偏壓范圍內(nèi)能容許該種載流子穿隧通過即可。同樣地，BNC區(qū)域在俯視觀上可不須要求為球形，也不需要與基板表面在同一表面上，而可位于基板表面下方或上方的任何高度上，只要在適中偏壓范圍時能夠有效地阻擋電荷載流子穿隧通過，并在高偏壓范圍內(nèi)能容許同種載流子穿隧通過即可。此外，本發(fā)明BM 73與BNC 74所使用的材料可不需限定為碳化硅(SiC，而可涵蓋任何其它種類的材料，只要該材料具有一能隙，并且該能隙在平能帶條件下能讓TG 10與BG 14的功函數(shù)所具有的費米能階大約位于BM 73或BNC 74的能帶間隙中央即可。此外，BNC 74區(qū)域不需要與LTD 72相碰觸，也不需要完全位于UTD 71所在區(qū)域內(nèi)，而可一部分位于LTD 72內(nèi)而另一部分位于UTD 71內(nèi)，或可完全位于LTD 72的區(qū)域內(nèi)。
實施例400承上所述，現(xiàn)有技術能帶所構建單元的缺點之一在于BG 14可容許的厚度會受到限制，并因此具有很大的電阻值。當多晶硅用作BG 14的材料時，是利用P型的雜質(zhì)(比方是硼)來將多晶硅作重度摻雜，其中該P型雜質(zhì)乃用作一受體(Acceptor)，以為該區(qū)域提供足量的空穴載流子以減少該區(qū)域的片電阻。亦可使用N型的雜質(zhì)(比方是磷)將多晶硅作重度摻雜來達到相同目的。在利用N型雜質(zhì)的方法中，N型雜質(zhì)是用作一施體(Doner)以提供該區(qū)域足量的電子載流子。然而，不管是在哪一種途徑中，當作為載流子的供應源時，大量的雜質(zhì)同時會導致載流子與雜質(zhì)之間發(fā)生更多的散射事件。由于載流子散射增加，載流子移動率(Mobility)會降低，結果片電阻的最小值會達到一有限值。一解決此問題的方法是顯示于圖13的實施例400中。圖13中的獨特能帶間隙結構能減少特薄半導體板的片電阻，比方是BG 14的片電阻，同時卻不受到載流子散射效應的影響。
圖13是顯示具有上述獨特結構的能帶圖，包括一第一半導體材料78，其具有一較寬的能帶間隙，以及一第二半導體材料80，其具有一相對第一半導體材料78較窄的能帶間隙。該第一半導體材料是利用P或N導電型式的雜質(zhì)來加以摻雜，而第二半導體材料則未接受任何摻雜或是以第一半導體材料78相同型式的雜質(zhì)來做輕度摻雜。介于這兩種材料區(qū)域之間的導電帶和價電帶偏移量在圖中乃分別顯示為ΔΦCB69以及ΔΦVB70。假設第一半導體材料78是以N型雜質(zhì)81(亦稱作“施體雜質(zhì)”)來作重度摻雜，則位于第一半導體材料78內(nèi)的電子會朝向第二半導體材料80移動并成為電子82，而由于第二半導體材料80的導電帶80a較第一半導體材料78的導電帶78a為低，因此電子82會被局限在第二半導體材料80內(nèi)。唯第二半導體材料80未受摻雜或僅受輕度摻雜，故而其內(nèi)的電子82與雜質(zhì)間的散射可予以忽略。結果，第二半導體材料80的片電阻可較第二半導體材料受到重度摻雜下的情況大幅地減低。
必須了解，本發(fā)明并非僅限制于此處所描述與以上所描述的實施例而已，而涵蓋任何落入所附加的權利要求內(nèi)的所有變化。舉例來說，第一半導體材料78不需為N型半導體而可為P型半導體，只要該P型半導體所具有的費米能階能允許P型半導體內(nèi)的空穴載流子移動進入第二半導體材料80內(nèi)即可。此外，圖13所示材料的能帶間隙較寬或較窄的次序可以互換。換言之，第一半導體材料可以是不受摻雜的半導體而所具能帶間隙較第二半導體材料為窄，只要能達到降低片電阻的效應即可。此外，雖然圖13所示的結構具有非對稱的結構，但此處所提供的觀念可輕易地衍伸至對稱的能帶結構。舉例來說，圖13的結構可包括一個重度摻雜而能帶間隙較寬的第一半導體材料，一不受摻雜而能帶間隙相對第一半導體材料較窄的第二半導體材料，以及一重度摻雜而能帶間隙與第一半導體材料的能帶間隙相似的第三半導體材料。一替代實施例可包括一不受摻雜而能帶間隙較窄的第一半導體材料，一重度摻雜而能帶間隙相對第一半導體材料較寬的第二半導體材料，以及一與第一半導體相似，不受摻雜并且能帶間隙較窄的第三半導體材料。在這兩個范例中，第二半導體材料皆夾在第一與第三材料之間，因而形成一對稱的能帶結構。在上述任何一個范例中，位于具有較寬能隙的半導體中的電荷載流子將會移動進入具有較窄能隙的半導體之內(nèi)。因此這些載流子被局限于未受摻雜的區(qū)域內(nèi)。結果，在這些載流子的導電期間，導體和介電質(zhì)間的散射可予以忽略，從而片電阻會非常之低。
圖13所描述的能帶間隙結構可應用至本發(fā)明的存儲單元。圖14是提供一個根據(jù)實施例400所構建的單元500，以作為解說觀念用的范例。單元500除了一點外其余各方面皆與圖1A所顯示的單元相同。此不同點在于，單元500在過濾器9內(nèi)不提供BD 12而是提供一供應柵(以下簡稱SG)76。此外，單元500亦與具現(xiàn)有技術能量結構的單元不同。SG 76是夾于TG 10與BG 14區(qū)域之間。SG 76與BG 14是使用圖13所授的能帶間隙結構所產(chǎn)生的效應，其中SG 76對應第一半導體材料78而BG 14則對應第二半導體材料80，因而BG 14擁有較低片電阻的優(yōu)點。SG 76可以是一重度摻雜的4H-SiC(四氫-碳化硅)層，并具有約3.2eV的能帶間隙，以及BG 14可以是一未受摻雜的多晶硅層，并具有約1.14eV的能帶間隙。另一可供選擇的范例是，SG 76是一重度摻雜的多晶硅層，而BG 14則是一未受摻雜的多晶硅鍺層，其中硅于晶硅鍺層中約占了10％至50％的比例。這使得多晶SiGe的能帶間隙較多晶硅窄了約0.05eV至0.3eV。SG 76層可以具有30埃至300埃的厚度，并且較佳上約介于50埃至100埃之間。BG 14的厚度則可介于100埃至800埃之間。
除了BG 14具有較低的片電阻的這項優(yōu)點外，SG 76與BG 14區(qū)域所形成的能帶結構還提供一種可選擇某種電荷載流子(比方是空穴)穿隧然卻阻擋另一種電荷載流子(比方是電子)往后穿隧的特征?？蓞⒁妶D15來對此點獲得更佳了解，該圖是解說與注入空穴36有關的抹除操作。圖15所示的能帶圖除了在SG 76內(nèi)的物理參數(shù)有所差異外，其余皆與圖3A所示類似。在圖15中，顯示出SG 76的導電帶76a與價電帶76b。CE載流子40的來源是SG 76區(qū)域的施體雜質(zhì)，原因是根據(jù)圖13所提供的機制。此外，圖中亦顯示能壘高度83(ΔΦCE_GST)、84(ΔΦCE_GS)，以及稍早于圖3A所示的一些能壘高度。能壘高度83的作用與圖3A所示的能壘高度59(ΔΦCE_GBT)相似。同樣地，能壘高度84的作用與圖3A所示的能壘高度57相似。與圖3A的梯形能帶結構不同的是，能壘高度83與84，以及SG 76導電帶76a的主要項在圖15中乃形成一種長方形能帶結構并成為SG 76的電子能壘。此長方形能壘是用以阻擋BG 14內(nèi)的CE載流子40往后穿隧至TG 10內(nèi)，而且是比圖3A所示的梯形結構更有力的能壘。因此，相對于現(xiàn)有技術能帶所構建的單元，單元500更能將往后注入的CE 40a抑制住。此外，由于SG 76是半導體，因此其所在區(qū)域內(nèi)的能帶彎曲可予以忽略。這尤其能容許大部分的抹除電壓橫跨在TD 11上，結果盡管抹除電壓維持在同一位準，使想要電荷(比方是空穴36)能穿隧的效應卻能保留注。如圖15所示，空穴36的某部分可穿隧通過TD 11，并將能夠穿隧過SG 76與BG 14，再到達BG 14與RD 16的交會處。在此抹除操作中，這些空穴最終會跨越能壘高度16d并進入價電帶16b，隨后再收集在FG 18上。
圖15所示結構優(yōu)于現(xiàn)有技術的另一利益是與未摻雜(或輕度摻雜)的BG 14對于彈道載流子傳輸?shù)男嚓P。由于BG 14內(nèi)的雜質(zhì)可忽略不計，因此高能量載流子與雜質(zhì)間的散射也可忽略不計。結果，高能量電荷載流子可通過彈道傳輸機制以更高的效率(注入載流子數(shù)相對總供應載流子數(shù)的比率)傳輸通過BG 14。典型上，本發(fā)明單元結構的效率可高于現(xiàn)有技術約10倍之多。
通過將圖7A所示梯形能壘的高度變換為與SG 76相關的能壘高度，可將對圖15的抹除操所作說明類推至編程操作。因此，TD/SG 11/76能進一步提供一電子式可變過濾器，以令該電子式可變過濾器可濾除不想要的載流子(比方是往后穿隧的電子)然卻不影響想要載流子(比方是往前穿隧的空穴)的傳輸。此外，SG/BG76/14的結構提供一個具有低片電阻的區(qū)域以讓電子利用彈道式機制傳輸其中。
縱然以上并未描述，具本領域的普通技術人員當可清楚了解到，圖13所示的能帶結構亦可與TD 11與BD 12所組成的過濾器結構9共同使用，亦即可在存儲單元內(nèi)形成一具有TG/TD/BD/SG/BG 10/11/12/76/14的結構。此種結構除可有效地抑制寄生電容外，還能保留BG 14的低電阻以及阻擋不想要載流子的優(yōu)點。此外，具本領域的普通技術人員當可明白，應用本揭露的教導時可改變SG 76與BG 14的能帶結構形狀，以便有效地減少BG 14區(qū)域的片電阻以及阻擋寄生電荷載流子(電子或空穴)往后穿隧。此外，不須要求SG 76與BG 14為一具有均勻化學元素的材料，而可讓其組成元素漸次變化(比方是多晶硅鍺，其中鍺具有漸次變化的莫耳比例)。此外，SG 76與BG 14的區(qū)域可以互換位置，并且不須要求SG 76的能帶間隙較BG 14為寬而可以比較窄，只要具較窄能帶間隙的材料是未受摻雜或輕度摻雜即可，如此即能令整個BG 14和SG 76的堆疊結構有效地降低片電阻。
最后，將詳細說明本發(fā)明單元的讀取操作，以完成整個單元操作的說明。當單元安排為長方形的行或列陣列之時，多個本發(fā)明單元組成本領域為人熟知的NOR或NAND結構，如此可對讀取操作最佳描述?？衫糜稍礃O22、漏極26、N型溝道24，以及P型主體構成的單元，來解說讀取操作的進行方式。為了讀取存儲單元，一地電位是施加于單元的源極22上，而約+1V的讀取電壓施加于漏極區(qū)26上，以及約2.5V(依據(jù)單元的供應電壓而定)施加于BG 14上。其它區(qū)域(即TG 10與主體28等區(qū)域)則位于地電位。如果FG 18是帶正電(即FG 18經(jīng)過電子放電)，則溝道區(qū)24導通。結果，一電流將由源極區(qū)22流向漏極區(qū)26。這會是狀態(tài)“1”。
另一方面，若FG 18是帶負電，則溝道區(qū)24要不是輕微地導通或就是完全關閉。因此即使BG 14與漏極區(qū)26都拉抬為讀取電位，極少電流或完全沒有電流能流經(jīng)溝道區(qū)域24。在此情況下，電流相比狀態(tài)“1”的電流乃相當小，或是甚至完全沒有電流在流動。如此，存儲單元在感測下乃是位于狀態(tài)“0”。在未選取行或列中的單元內(nèi)，源極區(qū)22、漏極區(qū)26以及BG 14都是接地，因此僅有被選取的存儲單元被讀取。對被選取或未選取的存儲單元兩者而言，主體28都是接地。
具本領域的普通技術人員應能明白，更可應用本揭露的教導，對能帶結構加以修改而達到上述優(yōu)勢，仍屬于本發(fā)明的范疇。
本發(fā)明的存儲單元可形成于一具有外圍電路的陣列內(nèi)，而該外圍電路可包含本領域內(nèi)皆為人熟知的傳統(tǒng)列地址譯碼電路、行地址譯碼電路、感測放大器電路、輸出緩沖電路，以及輸入緩沖電路。
本發(fā)明的單元操作與存儲單元結構具有優(yōu)勢，原因是不需要高電壓(比方是2.5V或更高)即能對單元進行操作，故而可移除需要高電壓的公共結構的要求，從而避免當中所發(fā)生的問題。本發(fā)明的另一特征是由實施例100、200、300以及500所提供BD 12、BM 73、BNC 74以及SG 76等措施。在這些措施所達成的電荷注入方案內(nèi)，電子或空穴能自一位于硅基板上方的穿隧柵10發(fā)射出去，之后沿著一瞄準于浮動柵18的彈道來作傳輸，然而過程中卻不會遭遇諸如介電質(zhì)擊穿、單元干擾(于編程或抹除操作中發(fā)生)等問題。
本發(fā)明所說明的注入方案能提供幾點優(yōu)于傳統(tǒng)技術(舉例來說，美國專利案號5,780,341以及6,747,310 B2)的重大利益。第一，編程效率因?qū)椀朗诫娮印懊闇省备訓?8而大為提升。在傳統(tǒng)編程方案中，電子是沿著平行于浮動柵的溝道區(qū)域來傳輸，相當少量的電子能受熱并注射在浮動柵上。傳統(tǒng)編程方案的效率(注入電荷數(shù)相對供應電荷總數(shù)的比率)估計約介于1/1000至1/1,000,000之間。然而在本發(fā)明中，高能量的電子是直接“瞄準”浮動柵，因此幾乎大部分的電荷皆注射到浮動柵上，結果估計編程效率會非常接近1/100。第二，在整個單元操作過程中，最高電壓(比方是2.5V)僅在硅表面上方的區(qū)域(比方是BG 14與TG 10)出現(xiàn)。換言之，硅表面下方與冶金接面(Metallurgical Junctions)相關之處(比方是源極22與漏極26的區(qū)域)，沒有任何區(qū)域會于單元操作中會經(jīng)歷所供應的最高電壓。原因是由于在本發(fā)明中，源極22與漏極26兩個區(qū)域的基本作用在讀取操作，而讀取操作是以相對低的電壓來進行。雖然這兩個區(qū)域也與編程和抹除操作中有關，但主要任務是將電壓的一小部分(約為0到2V)耦合至浮動柵18上，因此與諸如產(chǎn)生或供應高能載流子等的高電壓效應均無關聯(lián)。
能夠在整個單元操作中使具有冶金接面的區(qū)域維持于一相對低電壓是本發(fā)明所提供的一個獨特特征。此特征帶來數(shù)個額外的利益。第一，本發(fā)明移除單元高度(定義為兩相鄰單元沿溝道方向之間距)的尺寸限制，并因此進一步容許使用較先進的設計規(guī)則的單元尺寸。由于漏極26使用低電壓，因此存儲單元尺寸能縮減50％之多。在利用130nm以及90nm代的技術時，本發(fā)明的單元面積可分別降至約0.07μm2以及0.033μm2之低，甚至可降至更小。第二，避免漏極26和源極22的冶金接面電場相關的過熱載流子效應(HotCarrier Effect)，從而避免與漏極26和源極22相鄰的絕緣層19(參見圖1A)發(fā)生功能低劣或其它損害。這明顯地與傳統(tǒng)非易失性存儲器內(nèi)發(fā)生的損害效應形成對照。在現(xiàn)有技術中，單元的編程操作乃通過外加一高壓至該兩接面當中之一以加熱電子來實行，因此不可避免地造成一高電場橫跨于浮動柵相鄰的絕緣層上，結果在該處造成損害。此外，本發(fā)明由于浮動柵18與其周圍區(qū)域(比方是漏極26)間的能量差距乃相當小，因此橫跨于絕緣層19上的電場壓力效應(Field Stress Effect)會大受抑制。此項優(yōu)點對電荷的保留以及非易失性存儲器的可靠性尤具重要性。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下



權利要求
1.一種非易失性存儲單元，所述非易失性存儲單元包括一主體，由一具第一導電型的半導體材料構成；一第一與一第二區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型，一溝道區(qū)域定義于該主體內(nèi)該第一與第二區(qū)域之間；一電荷儲存層，設置于該溝道區(qū)域之上，并與該溝道區(qū)域相絕緣；一彈道柵，設置于該電荷儲存層上，并與該電荷儲存層相絕緣；以及一穿隧柵，設置于該彈道柵上，并利用一電荷過濾器以與該彈道柵相絕緣，其中該電荷過濾器允許具某種極性的電荷載流子由該穿隧柵傳輸通過該彈道柵再至該電荷儲存層，并阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
2.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該電荷過濾器更包括一第一介電質(zhì)，與該彈道柵相鄰；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
3.根據(jù)權利要求2所述的非易失性存儲單元，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
4.根據(jù)權利要求2所述的非易失性存儲單元，其特征在于中該第二介電質(zhì)是包括氧化物，以及該第一介電質(zhì)是包括由氮化物、氮氧化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，以及以上化合物所構成的合金所組成群組中選擇出的材料。
5.根據(jù)權利要求2所述的非易失性存儲單元，其特征在于該第二介電質(zhì)是包括氮氧化物，以及該第一介電質(zhì)是包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5以及以上化合物所構成的合金所組成群組中選擇出的材料。
6.根據(jù)權利要求2所述的非易失性存儲單元，其特征在于該穿隧柵是包括P+半導體，以及該彈道柵是包括N+半導體，其中該N+半導體的能帶間隙是較該第一介電質(zhì)的能帶間隙為窄。
7.根據(jù)權利要求2所述的非易失性存儲單元，其特征在于該彈道柵具有一費米能階，該費米能階在平能帶條件下是大體上位于該第一介電質(zhì)的能帶間隙的中央。
8.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該穿隧柵當接受相對于該彈道柵為正的偏壓時，會發(fā)射空穴載流子，以及當接受相對于該彈道柵為負的偏壓時，會發(fā)射電子載流子。
9.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該彈道柵是包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、N+多晶硅、P+多晶硅、N+多晶硅鍺，以及P+多晶硅鍺所組成群組中所選取的材料。
10.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該電荷儲存層是包括多晶硅。
11.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該電荷儲存層是包括多個彼此分離的納米顆粒。
12.根據(jù)權利要求11所述的非易失性存儲單元，其特征在于該納米顆粒是包括由Si、Ge、硅鍺合金、HfO2、Au、Co以及W所組成群組中所選取的材料。
13.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該電荷儲存層是包括一介電質(zhì)，其中該介電質(zhì)是具有多個電荷儲存阱。
14.根據(jù)權利要求1所述的非易失性存儲單元，其特征在于該電荷過濾器是包括一第一介電質(zhì)，與該彈道柵相鄰；一阻擋材料，與該第一介電質(zhì)相鄰；以及一第二介電質(zhì)，與該阻擋材料相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
15.根據(jù)權利要求14所述的非易失性存儲單元，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
16.根據(jù)權利要求14所述的非易失性存儲單元，其特征在于該阻擋材料是包括多個彼此分離的納米顆粒。
17.一種非易失性存儲單元，所述非易失性存儲單元包括一主體，由一具第一導電型的半導體材料構成；一第一與一第二區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型，一溝道區(qū)域定義于主體內(nèi)該第一與第二區(qū)域之間；一電荷儲存層，設置于該溝道區(qū)域之上，并與該溝道區(qū)域相絕緣；一彈道柵，其由一第一半導體材料構成；一供應柵，其由一第二半導體材料組成，并相鄰于該彈道柵，其中該彈道柵以及該供應柵是設置于該電荷儲存層上，并且該彈道柵與該供應柵具有不同的能帶間隙與雜質(zhì)濃度；以及一穿隧柵，設置于該彈道柵與該供應柵當中與其最接近者的鄰近區(qū)域，并利用一電荷過濾器以與該彈道柵與該供應柵當中與其最接近者相絕緣，其中該電荷過濾器允許具某種極性的電荷載流子由該穿隧柵傳輸通過該供應柵與該彈道柵到達該電荷儲存層，并阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
18.根據(jù)權利要求17所述的非易失性存儲單元，其特征在于該供應柵是重度摻雜，并且該彈道柵不受摻雜或接受同種導電型的輕度摻雜，以及其中該彈道柵的能帶間隙是較該供應柵的能帶間隙為窄。
19.根據(jù)權利要求18所述的非易失性存儲單元，其特征在于該電荷過濾器是包括該供應柵與一介電質(zhì)相鄰于該供應柵，其中該介電質(zhì)的能帶間隙是較該供應柵的能帶間隙為寬。
20.根據(jù)權利要求17所述的非易失性存儲單元，其特征在于該電荷過濾器是包括一第一介電質(zhì)，設置于該供應柵與該彈道柵之上；以及一第二介電質(zhì)，設置于該第一介電質(zhì)與該穿隧柵的鄰近區(qū)域，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
21.根據(jù)權利要求20所述的非易失性存儲單元，其特征在于該供應柵是包括多晶硅以及該彈道柵是包括多晶硅鍺。
22.根據(jù)權利要求20所述的非易失性存儲單元，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
23.根據(jù)權利要求17所述的非易失性存儲單元，其特征在于該供應柵是一第一供應柵，該非發(fā)性存儲單元更包括一第二供應柵，該第二供應柵由一第三半導體材料組成并具有與該彈道柵不同的能帶間隙與雜質(zhì)濃度，其中該彈道柵是設置于該第一供應柵與該第二供應柵之間。
24.根據(jù)權利要求23所述的非易失性存儲單元，其特征在于該第一供應柵與該第二供應柵是重度摻雜并且該彈道柵不受摻雜或接受同種導電型的輕度摻雜，以及其中該彈道柵的能帶間隙是較該第一供應柵的能帶間隙與該第二供應柵的能帶間隙為窄。
25.根據(jù)權利要求24所述的非易失性存儲單元，其特征在于該第一供應柵與該第二供應柵是包括多晶硅以及該彈道柵是包括多晶硅鍺。
26.根據(jù)權利要求23所述的非易失性存儲單元，其特征在于該彈道柵是重度摻雜以及該第一供應柵與該第二供應柵不受摻雜或以同種導電型來作輕度摻雜，以及其中該彈道柵的能帶間隙較該第一供應柵的能帶間隙與該第二供應柵的能帶間隙為寬。
27.根據(jù)權利要求26所述的非易失性存儲單元，其特征在于該第一供應柵與該第二供應柵是包括多晶硅鍺，以及該彈道柵是包括多晶硅。
28.根據(jù)權利要求23所述的非易失性存儲單元，其特征在于該電荷過濾器是包括一第一介電質(zhì)，設置于該第一供應柵與該第二供應柵當中與其最接近者的鄰近區(qū)域；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙是較該第二介電質(zhì)的能帶間隙為窄。
29.根據(jù)權利要求28所述的非易失性存儲單元，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積是大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
30.根據(jù)權利要求17所述的非易失性存儲單元，其特征在于該穿隧柵當受到相對于該彈道柵為正的偏壓時是發(fā)射空穴載流子，以及當受到相對于該彈道柵為負的偏壓時是發(fā)射電子載流子。
31.一種非易失性存儲器陣列，其具有多個安排為列與行的存儲單元，其中該多個存儲單元當中每一存儲單元是包括一主體，由一具第一導電型的半導體材料構成；一第一與一第二區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型，一溝道區(qū)域定義于主體內(nèi)該第一與第二區(qū)域之間；一電荷儲存層，設置于該溝道區(qū)域之上，并與該溝道區(qū)域相絕緣；一彈道柵，設置于該電荷儲存層上，并與該電荷儲存層相絕緣；以及一穿隧柵，設置于該彈道柵上，并利用一電荷過濾器以與該彈道柵相絕緣；其中該電荷過濾器允許具某種極性的電荷載流子由該穿隧柵傳輸通過該彈道柵再至該電荷儲存層，并阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。
全文摘要
本發(fā)明是提供一種非易失性存儲單元及其陣列，所述非易失性存儲單元，其具有一電荷過濾器、一穿隧柵、一彈道柵、一電荷儲存層、一源極、一漏極，以及一溝道于該源極與該漏極間。該電荷過濾器允許具某種極性的電荷載流子能夠由該穿隧柵通過該彈道柵而傳輸至該電荷儲存層，然卻阻擋具相反極性的電荷載流子由該彈道柵傳輸至該穿隧柵。本發(fā)明的其余實施例提供一單元，其具有一電荷過濾器、一供應柵、一穿隧柵、一彈道柵、一源極、一漏極，一溝道，以及一電荷儲存層。本發(fā)明更提供一種能帶工程學方法以允許該存儲單元的操作不受干擾、介電質(zhì)擊穿、撞擊游離以及不欲發(fā)生的RC等效應的影響。
文檔編號G11C16/02GK1716616SQ20051008042
公開日2006年1月4日 申請日期2005年7月1日 優(yōu)先權日2004年7月1日
發(fā)明者王知行 申請人:王知行