專利名稱：一種存儲(chǔ)器讀放電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器讀放電路。
背景技術(shù)：
在存儲(chǔ)器電路中，一般需要通過檢測(cè)一個(gè)通路的導(dǎo)通或者斷開來判斷改單元存儲(chǔ)的數(shù)據(jù)是“1”還是“0”。為描述的方便，下文的描述中，我們將以EEPROM存儲(chǔ)器為例進(jìn)行說明，對(duì)其它類型的存儲(chǔ)器，除了存儲(chǔ)單元導(dǎo)通和關(guān)斷的實(shí)現(xiàn)方法和判斷標(biāo)準(zhǔn)不一樣外，關(guān)鍵的讀放機(jī)制完全相同。
EEPROM存儲(chǔ)單元就是一個(gè)稱為浮柵結(jié)構(gòu)的MOS管，在漏端和柵端施加不同極性的編程電壓后，存儲(chǔ)管子就會(huì)具有不同的閾值，閾值高的管子被認(rèn)為是關(guān)斷的，代表了數(shù)據(jù)“1”，閾值低的管子被認(rèn)為是導(dǎo)通的，代表數(shù)據(jù)“0”，這樣就達(dá)到了利用浮柵管子來存儲(chǔ)數(shù)據(jù)的目的。設(shè)高閾值管子閾值為Vth，低閾值管子閾值為Vtl。當(dāng)要讀出存儲(chǔ)器中的數(shù)據(jù)時(shí)，就可以采用如圖1所示的簡(jiǎn)單讀放電路。
其工作原理為電壓VCG為一個(gè)介于“1”管閾值Vth和“0”管閾值Vtl之間的固定讀放電壓，而電流Iread是根據(jù)“0”閾值大小設(shè)計(jì)的一個(gè)固定電流源，一般取為存儲(chǔ)管子EE_cell飽和電流的二分之一，N1起地址選通作用的所有串聯(lián)開關(guān)管，N2為讀選通開關(guān)。N1和N2的寬長(zhǎng)比均設(shè)計(jì)得足夠大。當(dāng)EE存儲(chǔ)管子存儲(chǔ)數(shù)據(jù)為“0”時(shí)，意味著管子開啟，并且由于讀放電流源小于EE_cell飽和電流，EE_cell、N1、N2均工作在線性區(qū)，A點(diǎn)電位拉到接近地，所以讀放電路輸出低電平信號(hào)“0”。而當(dāng)EE存儲(chǔ)管子存儲(chǔ)數(shù)據(jù)為“1”時(shí)，意味著管子關(guān)閉，于是A點(diǎn)電位拉到vdd，讀放電路輸出高電平信號(hào)“1”。
上述讀放電路盡管可以實(shí)現(xiàn)簡(jiǎn)單的讀放功能，但存在如下缺陷1.由于從存儲(chǔ)管EE_cell到讀放電流源的通路上存在如圖1所示的寄生電容Cp1、Cp2，所以在讀“1”時(shí)，讀放電流源首先要對(duì)寄生電容充電，只有當(dāng)寄生電容充電到反相器I1的閾值(一般為vdd/2)時(shí)，讀放電路的輸出才會(huì)從“0”翻轉(zhuǎn)為“1”，這段時(shí)間稱為存儲(chǔ)器的讀出時(shí)間。當(dāng)存儲(chǔ)器容量成倍增加時(shí)，寄生電容會(huì)變得越來越大，導(dǎo)致讀出速度越來越慢。
2.并且由于讀“1”要給寄生電容充電到vdd/2(反相器的閾值設(shè)在vdd/2具有較好的抗干擾性)，導(dǎo)致讀出速度還和電源電壓vdd相關(guān)，電源電壓越高，讀出速度越慢，這是一般電路設(shè)計(jì)中希望避免的。
3.在A點(diǎn)電壓上升過程中到vdd-Vthn(開關(guān)NMOS管的閾值)的過程中，也就是反相器I1的翻轉(zhuǎn)過程中，I1中會(huì)出現(xiàn)較大的穿通電流。

發(fā)明內(nèi)容
針對(duì)上述簡(jiǎn)單讀放電路存在的問題，本發(fā)明提出一種低功耗的讀放電路，具有讀放速度快，讀出時(shí)間和電源電壓無(wú)關(guān)，并且結(jié)構(gòu)簡(jiǎn)單。
本發(fā)明所提供的一種存儲(chǔ)器讀放電路，包括兩個(gè)相連的起地址選通作用的所有串聯(lián)開關(guān)管和讀選通開關(guān)，其特征在于它包括一串入在所述串聯(lián)開關(guān)管和讀選通開關(guān)之間的加速電路，用于根據(jù)具體電路的要求調(diào)整讀出速度。
在上述的存儲(chǔ)器讀放電路中，加速電路包括一恒流源和兩個(gè)NMOS管。
由于采用了上述的技術(shù)解決方案，在現(xiàn)有的讀放電路的N1和N2之間串入一個(gè)加速電路，具有讀放速度快，讀出時(shí)間和電源電壓無(wú)關(guān)，并且結(jié)構(gòu)簡(jiǎn)單，讀放電流、讀出速度調(diào)整方便、低功耗等特點(diǎn)。


圖1是現(xiàn)有簡(jiǎn)單讀放電路的示意圖；圖2是本發(fā)明讀放電路的原理圖。
具體實(shí)施例方式
如圖2所示，本發(fā)明存儲(chǔ)器讀放電路，包括兩個(gè)相連的起地址選通作用的所有串聯(lián)開關(guān)管(N1)和讀選通開關(guān)(N2)，其特點(diǎn)是它還包括一串入在所述串聯(lián)開關(guān)管(N1)和讀選通開關(guān)(N2)之間的加速電路，用于根據(jù)具體電路的要求調(diào)整讀出速度。
加速電路包括一恒流源(Ibias)和兩個(gè)NMOS管(N4、N5)，其中，恒流源(Ibias)分別連接NMOS管(N4)的漏端和NMOS管(N5)的柵極，該NMOS管(N4)的柵極和NMOS管(N5)的源端相連，且該NMOS管(N4)源端接地。
本發(fā)明的結(jié)構(gòu)特點(diǎn)是，在現(xiàn)有讀放電路的開關(guān)管N1和讀選通開關(guān)N2之間串入一個(gè)如圖2虛線框內(nèi)所示的加速電路，Ibias為一恒流源，電流和柵電壓等于某個(gè)指定電壓Vb0(為描述方便，不妨令Vb＝1v)。其工作原理簡(jiǎn)單描述如下在讀“0”時(shí)，存儲(chǔ)單元導(dǎo)通，B點(diǎn)處于一個(gè)接近地的電位，因此NMOS管N4關(guān)閉，C點(diǎn)電位被拉到vdd，因此N5完全打開，對(duì)讀放電路來講相當(dāng)于短路，所以它的工作情況和原讀放電路完全一樣。而在讀“1”時(shí)，一開始B點(diǎn)電位為低，所以N5仍然完全開啟，讀放電流對(duì)寄生電容Cp1、Cp2充電。當(dāng)B點(diǎn)充電到特定電壓Vb0時(shí)，此時(shí)N4的飽和電流較Ibias大，于是C點(diǎn)電位即刻被拉低，從而開關(guān)管N5關(guān)閉，A點(diǎn)電位在讀放電流源Iread的作用下迅速上升到vdd，Dout也立刻翻轉(zhuǎn)到邏輯高電平“1”，實(shí)現(xiàn)了“1”的讀出。
使用本發(fā)明提出的讀放電路，由于讀“1”時(shí)寄生電容只要充電到一個(gè)相對(duì)較低的電壓Vb(Vb的值可通過Ibias來調(diào)整)，使讀出時(shí)間縮短；同時(shí)，由于N4的飽和電流只取決于柵電壓與vdd無(wú)關(guān)，因此Vb不受vdd變化的影響，讀出時(shí)間也不會(huì)受電源變化的影響；此外，由于在整個(gè)“1”的讀出過程A點(diǎn)是由一個(gè)較低電壓突變到vdd，所以I1中也不會(huì)出現(xiàn)持續(xù)的穿通電流，從而也節(jié)省了讀放功耗。
雖然本發(fā)明讀放電路已參照當(dāng)前的具體實(shí)例進(jìn)行了描述，但是本技術(shù)領(lǐng)域的普通技術(shù)人員應(yīng)該認(rèn)識(shí)到，以上的實(shí)例僅是用來說明本發(fā)明，在沒有脫離本發(fā)明精神的情況下還可作出各種等效的變化和修改。因此，只要在本發(fā)明的實(shí)質(zhì)精神范圍內(nèi)對(duì)上述實(shí)例的變化，變型都將落在本發(fā)明的權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種存儲(chǔ)器讀放電路，包括兩個(gè)相連的起地址選通作用的所有串聯(lián)開關(guān)管(N1)和讀選通開關(guān)(N2)，其特征在于它包括一串入在所述串聯(lián)開關(guān)管(N1)和讀選通開關(guān)(N2)之間的加速電路，用于根據(jù)具體電路的要求調(diào)整讀出速度。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器讀放電路，其特征在于所述的加速電路包括一恒流源(Ibias)和兩個(gè)NMOS管(N4、N5)，其中，所述恒流源(Ibias)分別連接NMOS管(N4)的漏端和NMOS管(N5)的柵極，該NMOS管(N4)的柵極和NMOS管(N5)的源端相連，且該NMOS管(N4)源端接地。
全文摘要
一種存儲(chǔ)器讀放電路，包括兩個(gè)相連的起地址選通作用的所有串聯(lián)開關(guān)管(N
文檔編號(hào)G11C16/06GK1971754SQ20051011078
公開日2007年5月30日 申請(qǐng)日期2005年11月25日 優(yōu)先權(quán)日2005年11月25日
發(fā)明者王光春 申請(qǐng)人:上海貝嶺股份有限公司