專利名稱：用于快閃存儲(chǔ)器單元的自升壓系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及快閃EEPROM(電可擦除且可編程只讀存儲(chǔ)器)類型的非易失性半導(dǎo)體存儲(chǔ)器，明確地說，涉及操作NAND型的存儲(chǔ)器單元陣列的結(jié)構(gòu)和方法。
背景技術(shù)：
如今有很多商業(yè)上成功的非易失性存儲(chǔ)器產(chǎn)品被使用，尤其是呈小型卡(small formfactor card)的形式，其使用快閃EEPROM單元陣列。
一種流行的快閃EEPROM結(jié)構(gòu)利用NAND陣列，其中較大數(shù)目的存儲(chǔ)器單元串通過個(gè)別位線與參考電位之間的一個(gè)或一個(gè)以上選擇晶體管來連接。圖2A中以平面圖展示了此類陣列的一部分。BL0-BL4(其中BL1-BL3還標(biāo)記為12-16)表示到全局垂直金屬位線(未圖示)的擴(kuò)散位線連接。盡管每個(gè)串中展示四個(gè)浮柵存儲(chǔ)器單元，但個(gè)別串在一列中通常包括16個(gè)、32個(gè)或更多存儲(chǔ)器單元電荷存儲(chǔ)元件，例如浮柵。標(biāo)記為WL0-WL3(圖2B中標(biāo)記為P2，圖2A的沿線A-A的橫截面)的控制柵(字)線和串選擇線(string selection line)SGD和SGS通常在多晶硅(圖2B中標(biāo)記為P1)中在浮柵行上越過多個(gè)串而延伸。然而，對(duì)于晶體管40和50而言，控制柵和浮柵可電連接(未圖示)?？刂茤啪€通常形成于浮柵上，作為自對(duì)準(zhǔn)堆疊，且通過中間介電層19而彼此電容性地耦合，如圖2B中所示。所述串的頂部和底部通常通過晶體管來分別連接到位線和共用源極線，其中所述晶體管使用浮柵材料(P1)作為其從外圍電驅(qū)動(dòng)的有源柵。浮柵與控制柵之間的此電容性耦合允許通過增加耦合到其的控制柵上的電壓來升高浮柵的電壓。在編程期間，通過藉由在其各個(gè)字線上放置相對(duì)較高的電壓且通過在一個(gè)所選字線上放置相對(duì)較低的電壓而致使串中的其余單元接通來讀取并驗(yàn)證一列內(nèi)的個(gè)別單元，以使得流經(jīng)每個(gè)串的電流都主要僅取決于存儲(chǔ)在所選字線下的定址單元中的電荷的電平。通常平行地為較大數(shù)目的串讀出電流，從而沿一行浮柵平行地讀取電荷水平狀態(tài)。
在以下美國專利/專利申請(qǐng)案中提供NAND型快閃存儲(chǔ)器及其操作的相關(guān)實(shí)例，所有所述申請(qǐng)案以引用的方式并入本文中美國專利第5,570,315號(hào)；第5,774,397號(hào)；第6,046,935號(hào)；第6,456,528號(hào)和第6,522,580號(hào)。
電流快閃EEPROM陣列的電荷存儲(chǔ)元件最一般地為導(dǎo)電浮柵，通常由摻雜多晶硅材料形成。然而，還可使用具有電荷存儲(chǔ)能力的其它材料，其不一定導(dǎo)電。此類替代材料的實(shí)例為氮化硅。在由Takaaki Nozaki等人所著的文章“A 1-Mb EEPROM with MONOSMemory Cell for Semiconductor Disk Application”，IEEE Journal of Solid-State Circuits，1991年4月，第4號(hào)，第26卷，第497-501頁中描述此類單元。
典型非易失性快閃陣列的存儲(chǔ)器單元分成一起擦除的離散的單元區(qū)塊。即，所述區(qū)塊含有最小數(shù)目的可作為擦除單元一起分別擦除的單元，不過在單個(gè)擦除操作中可擦除多于一個(gè)的區(qū)塊。每個(gè)區(qū)塊通常存儲(chǔ)一個(gè)或一個(gè)以上數(shù)據(jù)頁面，頁面被界定為可作為編程和讀取的基本單元而同時(shí)經(jīng)受數(shù)據(jù)編程和讀取操作的最小數(shù)目的單元，不過在單個(gè)操作中可編程或讀取多于一個(gè)的頁面。每個(gè)頁面通常存儲(chǔ)一個(gè)或一個(gè)以上數(shù)據(jù)扇區(qū)，所述扇區(qū)的尺寸由主機(jī)系統(tǒng)來界定。實(shí)例是有512字節(jié)用戶數(shù)據(jù)的扇區(qū)(其遵循磁盤驅(qū)動(dòng)器所建立的標(biāo)準(zhǔn))，加上關(guān)于用戶數(shù)據(jù)和/或其存儲(chǔ)于其中的區(qū)塊的一些數(shù)目的字節(jié)的額外開銷信息。
如在幾乎所有的集成電路應(yīng)用中，快閃EEPROM陣列中還存在著使實(shí)施某種集成電路功能所需的硅襯底面積縮小的壓力。人們總是希望增加給定面積的硅襯底中可存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)的量，以便增加給定尺寸的存儲(chǔ)卡和其它類型的封裝的存儲(chǔ)能力，或不僅增加容量而且減小尺寸。增加數(shù)據(jù)的存儲(chǔ)密度的另一方法是每個(gè)存儲(chǔ)器單元電荷存儲(chǔ)元件存儲(chǔ)多于一位的數(shù)據(jù)。此通過將電荷存儲(chǔ)元件的容許電壓或電荷存儲(chǔ)窗口分成多于兩個(gè)的狀態(tài)來達(dá)到。使用四個(gè)此類狀態(tài)允許每個(gè)單元存儲(chǔ)兩位數(shù)據(jù)，八個(gè)狀態(tài)允許每單元存儲(chǔ)三位數(shù)據(jù)，等等。在美國專利第5,043,940號(hào)、第5,172,338號(hào)、第5,570,315號(hào)和第6,046,935號(hào)中描述多狀態(tài)快閃EEPROM結(jié)構(gòu)和操作。
使用NAND結(jié)構(gòu)的快閃存儲(chǔ)器系統(tǒng)的典型結(jié)構(gòu)將包括NAND陣列，其中每個(gè)陣列包括幾個(gè)NAND串。舉例來說，圖3A僅展示圖2A的存儲(chǔ)器陣列的三個(gè)NAND串11、13和15，所述陣列含有多于三個(gè)的NAND串。圖3A的NAND串中的每一者都包括兩個(gè)選擇晶體管和四個(gè)存儲(chǔ)器單元。舉例來說，NAND串11包括選擇電晶體20和30，以及存儲(chǔ)器單元22、24、26和28。NAND串13包括選擇晶體管40和50，以及存儲(chǔ)器單元42、44、46和48。每個(gè)串通過其選擇晶體管(例如選擇晶體管30和選擇晶體管50)連接到源極線。選擇線SGS用于控制源極側(cè)選擇柵。各種NAND串通過由選擇線SGD控制的選擇晶體管20、40等連接到各個(gè)位線。在其它實(shí)施例中，選擇線不一定需要為共用。字線WL3連接到存儲(chǔ)器單元22和存儲(chǔ)器單元42的控制柵。字線WL2連接到存儲(chǔ)器單元24和存儲(chǔ)器單元44的控制柵。字線WL1連接到存儲(chǔ)器單元26和存儲(chǔ)器單元46的控制柵。字線WL0連接到存儲(chǔ)器單元28和存儲(chǔ)器單元48的控制柵。如可看見，每個(gè)位線和各個(gè)NAND串都包含存儲(chǔ)器單元陣列的列。字線(WL3、WL2、WL1和WL0)包含所述陣列的行。每個(gè)字線都連接行中的每個(gè)存儲(chǔ)器單元的控制柵。舉例來說，字線WL2連接到存儲(chǔ)器單元24、44和64的控制柵。
圖3B是描繪若干NAND陣列的電路圖，其中每個(gè)陣列都由一組共用字線控制。圖2A和3的陣列在圖3B中表現(xiàn)為頂部陣列。如圖3B中所示，同一陣列中的每個(gè)NAND串(例如，11、13)都連接到復(fù)數(shù)個(gè)位線12、14、...中的一者且連接到共用源極線，且由一組共用字線(WL0-WL3)控制。
每個(gè)存儲(chǔ)器單元都可存儲(chǔ)數(shù)據(jù)(模擬或數(shù)字)。當(dāng)存儲(chǔ)一位數(shù)字?jǐn)?shù)據(jù)(二進(jìn)制存儲(chǔ)器單元)時(shí)，將存儲(chǔ)器單元的可能閾值電壓的范圍分為兩個(gè)范圍，其被賦予邏輯數(shù)據(jù)“1”和“0”。在NAND型快閃存儲(chǔ)器的一個(gè)實(shí)例中，在擦除存儲(chǔ)器單元后，電壓閾值為負(fù)，且界定為邏輯“1”。在編程操作后，閾值電壓為正，且界定為邏輯“0”。當(dāng)閾值電壓為負(fù)且以施加到其控制柵的0伏來嘗試讀取時(shí)，存儲(chǔ)器單元將傳導(dǎo)電流以指示邏輯一正被存儲(chǔ)。當(dāng)閾值電壓為正且嘗試讀取操作時(shí)，存儲(chǔ)器單元不會(huì)接通，這指示邏輯零被存儲(chǔ)。存儲(chǔ)器單元還可存儲(chǔ)多個(gè)等級(jí)的信息，例如多位數(shù)字?jǐn)?shù)據(jù)。在存儲(chǔ)多個(gè)等級(jí)的數(shù)據(jù)的情況下，將可能閾值電壓的范圍分成數(shù)據(jù)的等級(jí)的所述數(shù)目。舉例來說，如果存儲(chǔ)四個(gè)等級(jí)的信息，那么會(huì)有四個(gè)閾值電壓范圍，每個(gè)范圍賦予一個(gè)數(shù)據(jù)值。通過閾值電壓的多個(gè)(即，多于兩個(gè))范圍之間的微分來存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器被稱為多狀態(tài)存儲(chǔ)器。在NAND型存儲(chǔ)器的一個(gè)實(shí)例中，在擦除操作后，閾值電壓為負(fù)且界定為“11”。正閾值電壓用于“10”、“01”和“00”的狀態(tài)。
當(dāng)編程N(yùn)AND快閃存儲(chǔ)器單元時(shí)，將編程電壓施加到控制柵，且為編程而選擇的NAND串的溝道區(qū)域接地(0V)。將來自NAND串下的溝道區(qū)域的電子注入浮柵中。當(dāng)電子在浮柵中積累時(shí)，浮柵變成負(fù)充電且單元的閾值電壓升高。為了使所選的NAND串的溝道區(qū)域接地，對(duì)應(yīng)位線接地(0伏)，同時(shí)SGD連接到足夠高的電壓(通常Vdd為例如3.3伏)，其高于選擇晶體管的閾值電壓。為了將編程電壓施加到正被編程的單元的控制柵，將所述編程電壓施加在適當(dāng)?shù)淖志€上。如上文所論述，所述字線還連接到利用同一字線的其它NAND串中的每一者中的一個(gè)單元。舉例來說，當(dāng)對(duì)圖3A的單元24進(jìn)行編程時(shí)，編程電壓也將施加到單元44的控制柵，因?yàn)閮蓚€(gè)單元共享同一字線。當(dāng)希望對(duì)字線上的一個(gè)單元進(jìn)行編程而不對(duì)連接到同一字線的其它單元進(jìn)行編程時(shí)，例如，當(dāng)希望對(duì)單元24而不對(duì)單元44進(jìn)行編程時(shí)，問題出現(xiàn)了。因?yàn)榫幊屉妷菏┘拥竭B接到字線的所有單元，所以所述字線上的未選擇單元(不需要編程的單元)可能無意中變成被編程的。舉例來說，單元44與單元24相鄰。當(dāng)對(duì)單元24進(jìn)行編程時(shí)，會(huì)擔(dān)心單元44可能被無心地編程。對(duì)所選字線上的未選擇的單元進(jìn)行的無心編程稱為“編程干擾”。更一般地說，“編程干擾”用于描述正或負(fù)方向上的任何不需要的閾值電壓偏移，其可發(fā)生在編程操作期間，且不一定限于所選擇的字線。
可利用幾種技術(shù)來防止編程干擾。一種稱為“自升壓”(“SB”)的方法由K.D.Suh等人在“A 3.3 V 32Mb NAND Flash Memory with Incremental Step Pulse ProgrammingScheme”，Journal of Solid-State Circuits，1995年11月，第11號(hào)，第30卷，第1149-55頁中提出。1149-55.在使用SB方案編程期間，未選擇的NAND串的溝道區(qū)域與其對(duì)應(yīng)位線電隔離。隨后，將中通電壓(intermediate pass voltage)(例如10伏)施加到未選擇的字線，同時(shí)將高編程電壓(例如18伏)施加到所選擇的字線。在此應(yīng)用中，術(shù)語“隔離”和“電隔離”可交換地使用，且術(shù)語“寫入電壓”、“編程電壓(program voltage)”和“編程電壓(programming voltage)”可交換地使用。未選擇的NAND串的溝道區(qū)域電容性地耦合到未選擇的字線，致使電壓(例如6伏，假定耦合率為0.6)存在于未選擇的NAND串的溝道區(qū)域中。此所謂的“自升壓”減小了未選擇的NAND串的溝道區(qū)域與施加到所選擇的字線的編程電壓之間的電位差。因此，對(duì)于未選擇的NAND串中的存儲(chǔ)器單元來說，且尤其對(duì)于所選擇的字線上的此類串中的存儲(chǔ)器單元來說，隧穿氧化物上的電壓顯著減小，且因此顯著減少了編程干擾。
參看圖3A，當(dāng)自升壓編程技術(shù)應(yīng)用于圖3A中的存儲(chǔ)器單元以對(duì)位線12上的單元中的一者進(jìn)行編程時(shí)，(例如)將零伏施加到位線12，且將電壓Vdd(例如3.3伏)施加到位線14。將電壓Vdd施加到漏極選擇線SGD以接通晶體管20和40，且將零伏施加到源極選擇線SGS以關(guān)閉晶體管30和50。假定陣列42-48中的所有存儲(chǔ)器單元都處于正常接通狀態(tài)(例如，擦除或負(fù)閾值電壓狀態(tài))，那么晶體管40與50之間的NAND串中的所有單元的溝道電位都由施加到SGD的Vdd與選擇晶體管40的閾值電壓之間的差值給出。舉例來說，如果Vdd為3.3伏，且晶體管40的閾值電壓為1.3伏，那么所有單元42-48的溝道電位都被充電到2伏。由于在此情況下，將溝道電位預(yù)充電到約2V的預(yù)界定電位，所以上述操作可稱為“預(yù)充電”。由于晶體管50關(guān)閉且晶體管40將在NAND串的溝道電位已經(jīng)達(dá)到足夠高的值(在此情況下為2V)后自動(dòng)關(guān)閉，所以存儲(chǔ)器單元42-48的溝道電位變?yōu)楦?dòng)。因此，由于電容性耦合(假定耦合率約為0.6)，當(dāng)將高編程電壓Vpgm(例如18伏)施加到字線WL2，且將中間電壓Vpass(例如10伏)施加到其余字線時(shí)，存儲(chǔ)器單元42-48的溝道電位從初始預(yù)充電電平的2伏自舉或升壓到例如8伏的值。因此，即使將例如18伏的高電壓施加到存儲(chǔ)器單元44的控制柵，此類高電壓與溝道電位之間的電位差也不足以致使電子隧穿過氧化物到達(dá)存儲(chǔ)器單元44的浮柵，從而防止編程干擾。
NAND串通常(但不總是)從源極側(cè)到漏極側(cè)編程，例如從存儲(chǔ)器單元28到存儲(chǔ)器單元22。當(dāng)編程過程準(zhǔn)備對(duì)NAND串的最后(或接近最后)的存儲(chǔ)器單元進(jìn)行編程時(shí)，如果被禁止的串(例如串13)上的先前被編程的單元中的所有或大多數(shù)被編程，那么先前編程的單元的浮柵中存在負(fù)電荷。由于浮柵上的此負(fù)電荷，所以預(yù)充電不能完全進(jìn)行，導(dǎo)致NAND串下的溝道區(qū)域的初始電位較低，且此類溝道區(qū)域的隨后的自升壓也變得較無效。因此，未選擇的NAND串的溝道中的經(jīng)升壓的電位可能不會(huì)變得足夠高，且在最后幾個(gè)字線上仍然可能存在編程干擾。舉例來說，當(dāng)將編程電壓施加到WL3時(shí)，如果被禁止的串上的單元48、46和44被編程，那么那些存儲(chǔ)器單元44、46和48中的每一者都在其浮柵上具有負(fù)電荷，這將限制自升壓過程的升壓等級(jí)，且可能在單元42上導(dǎo)致編程干擾。
鑒于上述問題，作為改進(jìn)，T.S.Jung等人在“A 3.3V 128Mb Multi-Level NAND FlashMemory for Mass Storage Applications”，ISSCC96，第2期，F(xiàn)lash Memory，Paper TP 2.1，IEEE，第32頁中提出了一種本地自升壓(“LSB”)技術(shù)。
在LSB方案中，當(dāng)將高編程電壓施加到字線WL2時(shí)，為了減少并防止關(guān)于被禁止的串上的存儲(chǔ)器單元44的編程干擾，將0伏施加到字線WL1和WL3，使得存儲(chǔ)器單元42和46關(guān)閉。接著，存儲(chǔ)器單元44中的溝道電位不受或至少較少受存儲(chǔ)器單元42、46和48的溝道區(qū)域中的自升壓的影響。因此，存儲(chǔ)器單元44的溝道區(qū)域的溝道電位可通過高編程電壓Vpgm自升壓到某一電壓電平，所述高壓電平高于當(dāng)存儲(chǔ)器單元44的溝道區(qū)域受其余存儲(chǔ)器單元42、46和48中的自升壓的影響時(shí)所達(dá)到的電壓電平。這防止了對(duì)存儲(chǔ)器單元24進(jìn)行編程時(shí)的編程干擾。要想知道對(duì)自升壓和本地自升壓的更詳細(xì)的闡釋，請(qǐng)參見美國專利第6,107,658號(hào)，尤其是列6-10中的描述內(nèi)容。
提出作為本地自升壓的替代的另一技術(shù)在頒予Tanaka等人的美國專利第6,525,964號(hào)中描述，且稱為擦除區(qū)域自升壓(“EASB”)。EASB與LSB的不同點(diǎn)在于，代替如LSB中那樣關(guān)閉未選擇的單元的任一側(cè)上的兩個(gè)存儲(chǔ)器單元以防止單元的編程干擾，EASB僅關(guān)閉未選擇的單元的源極側(cè)上的存儲(chǔ)器單元。舉例來說，為了防止單元44處的編程干擾，在對(duì)存儲(chǔ)器單元24進(jìn)行編程時(shí)，僅關(guān)閉存儲(chǔ)器單元46，而不關(guān)閉存儲(chǔ)器單元42。
雖然LSB和EASB對(duì)于很多應(yīng)用來說可能是有利的，但當(dāng)這些方案以它們的當(dāng)前形式使用時(shí)，尤其當(dāng)后代裝置的存儲(chǔ)器單元尺寸不斷地減小和按比例縮小時(shí)，仍然會(huì)遇到某些問題。因此，希望提供緩和此類問題的經(jīng)改進(jìn)的自升壓方案。

發(fā)明內(nèi)容
參看圖2B和3，N+擴(kuò)散區(qū)域49充當(dāng)源極選擇晶體管50的漏極和鄰近存儲(chǔ)器單元或晶體管48的源極。當(dāng)指代快閃存儲(chǔ)器的串中的元件(例如圖2B和3中所示的那些)時(shí)，術(shù)語“存儲(chǔ)器單元”、“電荷存儲(chǔ)晶體管”和“晶體管”在本文中可交換地使用。在晶體管22、24或26中的任何一者的上文所述的自升壓方案中的任何一者中的編程期間，將零伏施加到晶體管50的柵極，且在大多數(shù)情況下，將中間電壓Vpass(例如，10伏)施加到晶體管48的控制柵。因此，假定耦合率為0.6(假定溝道區(qū)域在升壓前預(yù)充電到2伏)，晶體管48的溝道區(qū)域可升壓到例如8伏的值?？赡苡捎趲чg隧穿，晶體管48的此經(jīng)升壓的溝道電壓可導(dǎo)致晶體管50的漏極區(qū)域49的擊穿。此擊穿可導(dǎo)致晶體管48的經(jīng)升壓的溝道區(qū)域和同一NAND串中的其它存儲(chǔ)器單元的溝道區(qū)域放電，使得溝道電位會(huì)減小且可能發(fā)生編程干擾。另一可能發(fā)生的機(jī)制是，由擊穿產(chǎn)生的電子朝晶體管48下的經(jīng)升壓的溝道區(qū)域加速；這可能導(dǎo)致所謂的熱電子，熱電子隨后可能會(huì)注入晶體管48的浮柵中，從而導(dǎo)致閾值電壓偏移。所述閾值電壓偏移可能導(dǎo)致晶體管48從一種電荷狀態(tài)變成另一種電荷狀態(tài)，例如從一個(gè)編程狀態(tài)變成一不同的編程狀態(tài)，這是不希望發(fā)生的?？赏ㄟ^使用旨在防止晶體管50的漏極區(qū)域49的擊穿的適當(dāng)?shù)钠脳l件來防止此類狀態(tài)變化。
可通過使用適當(dāng)?shù)钠脳l件來在多等級(jí)閾值電壓型存儲(chǔ)器和二進(jìn)制等級(jí)閾值電壓存儲(chǔ)器中防止電荷狀態(tài)的不良改變。適當(dāng)?shù)钠脳l件的應(yīng)用可具有這樣的效應(yīng)導(dǎo)致例如源極選擇晶體管的漏極側(cè)處的帶間隧穿的擊穿機(jī)制減小到不會(huì)導(dǎo)致源極選擇晶體管旁邊的晶體管的所要的電荷存儲(chǔ)狀態(tài)變化成不同的電荷狀態(tài)的程度；在一些情況下，可完全抑制此類機(jī)制。
在一個(gè)實(shí)施例中，通過將施加到源極選擇晶體管旁邊的串中的晶體管(目標(biāo)晶體管)的電壓降低到低于通常在自升壓方案中用于升壓溝道電壓的值的值，來防止漏極區(qū)域處的源極選擇晶體管擊穿，以減少或防止編程干擾。在此類實(shí)施例的一個(gè)實(shí)施中，施加到目標(biāo)晶體管的電壓可在一到三伏的范圍中。在另一實(shí)施中，耦合到除目標(biāo)晶體管之外的晶體管中的一些以防止編程干擾的升壓電壓可比耦合到目標(biāo)晶體管的電壓高出至少50％。
即使與在升壓期間通常在0V柵極電壓處的源極側(cè)選擇柵相比，在升壓期間漏極側(cè)選擇柵通常具有更高的柵極電壓(例如在1.5-2.5V的范圍中)，但上述擊穿還可發(fā)生在漏極選擇晶體管旁邊的串中的晶體管的漏極區(qū)域處，例如圖2B中的漏極選擇晶體管40的晶體管區(qū)域51。通過將施加到漏極選擇晶體管旁邊的串中的晶體管(目標(biāo)晶體管)的電壓降低到低于通常在自升壓方案中用于升壓溝道電壓的值的值，來防止源極區(qū)域處的漏極選擇晶體管擊穿，以減少或防止編程干擾。在此類實(shí)施例的一個(gè)實(shí)施中，施加到目標(biāo)晶體管的電壓可在1到3伏的范圍中。在另一實(shí)施中，耦合到除目標(biāo)晶體管之外的晶體管中的一些以防止編程干擾的升壓電壓可比耦合到目標(biāo)晶體管的電壓高出至少50％。
在對(duì)電荷存儲(chǔ)晶體管串中的晶體管中的任何一者進(jìn)行寫入或編程期間，可能發(fā)生上述源極選擇晶體管漏極區(qū)域擊穿和漏極選擇晶體管源極區(qū)域擊穿。因此，為了減少編程干擾，可在連續(xù)編程或?qū)懭氪械膬蓚€(gè)或兩個(gè)以上晶體管期間，或?qū)嶋H上在連續(xù)編程或?qū)懭氪械乃芯w管期間，除了在編程直接與源極或漏極選擇晶體管相鄰的晶體管期間，可應(yīng)用上述方案。
同樣，如果需要，可結(jié)合其它自升壓方案，例如結(jié)合本文所述的自升壓和預(yù)充電方案中的任何一者或一者以上，且結(jié)合除了本文所述的預(yù)充電方案之外的預(yù)充電方案來應(yīng)用上述方案。
當(dāng)后代裝置的存儲(chǔ)器單元尺寸變得更小時(shí)，在EASB方案中，存儲(chǔ)器單元的溝道長(zhǎng)度可能變得太短，以致不能將耦合到所選擇的字線的晶體管中每一者的漏極和源極側(cè)上的兩個(gè)獨(dú)立升壓的溝道區(qū)域電隔離。因此，升壓的溝道電壓可能降低，從而導(dǎo)致編程干擾。申請(qǐng)者提出通過使在耦合到所選擇的字線的晶體管的源極側(cè)上和緊接在耦合到所選擇的字線的晶體管后的兩個(gè)或兩個(gè)以上字線或控制柵(優(yōu)選彼此相鄰)偏置，以有效地增加隔離存儲(chǔ)器單元或晶體管的溝道長(zhǎng)度，從而減少兩個(gè)升壓區(qū)域之間的泄漏，借此來改進(jìn)兩個(gè)升壓區(qū)域之間的隔離。優(yōu)選地，偏置條件使得帶間隧穿與泄漏減少一起也同時(shí)減少。
在上文所述的改進(jìn)的EASB方案中，由于隔離僅發(fā)生在耦合到所選擇的字線的晶體管的源極側(cè)上，所以至少在一些實(shí)施例中可能不需要類似地減小耦合到此類晶體管的漏極側(cè)上的單元或晶體管的升壓電壓，使得耦合到兩個(gè)或兩個(gè)以上字線或控制柵的電壓電平低于耦合到此類晶體管的漏極側(cè)上的單元或晶體管的電壓電平。如上文所注釋，上文所述的改進(jìn)的EASB方案對(duì)具有較小的單元尺寸(例如具有130或100納米以下的單元尺寸)的存儲(chǔ)器陣列來說尤其有用。
當(dāng)未來一代裝置的存儲(chǔ)器單元尺寸變得更小時(shí)，在LSB方案中，存儲(chǔ)器單元的溝道長(zhǎng)度也可能變得太短，以致不能將耦合到所選擇的字線的未選擇的晶體管的溝道區(qū)域與此類晶體管的漏極和源極側(cè)上的升壓的溝道區(qū)域電隔離。因此，升壓的溝道電壓可能降低，從而導(dǎo)致編程干擾。申請(qǐng)者提出使耦合到所選擇的字線的晶體管的源極側(cè)上和其漏極側(cè)上且其旁邊的兩個(gè)或兩個(gè)以上字線或控制柵(優(yōu)選彼此相鄰的字線或控制柵)偏壓，以有效地增加隔離存儲(chǔ)器單元或晶體管的溝道長(zhǎng)度，借此來減少由存儲(chǔ)器單元的短溝道長(zhǎng)度導(dǎo)致的泄漏。換句話說，將電壓電平耦合到兩組晶體管以使耦合到所選擇的字線的至少一個(gè)未選擇的晶體管的溝道區(qū)域與和所述未選擇的晶體管位于同一串中的鄰近溝道區(qū)域隔離，其中每組都包括至少兩個(gè)晶體管，且其中所述兩組位于耦合到所選擇的字線的未選擇的晶體管的相對(duì)側(cè)上。優(yōu)選地，電壓電平使得耦合到所述電壓電平的至少一者的所選擇串中的一具有較低電壓閾值的可能充電狀態(tài)(例如，具有負(fù)閾值電壓的可能充電狀態(tài)，例如未經(jīng)編程的晶體管的可能充電狀態(tài))的晶體管將接通，而耦合到所述電壓電平的至少一者的所選擇串中的一具有較高電壓閾值的可能充電狀態(tài)(例如具有正閾值電壓的可能充電狀態(tài)，例如經(jīng)編程的晶體管的可能充電狀態(tài))的晶體管將關(guān)閉。優(yōu)選地，電壓電平使得由于存儲(chǔ)器單元的短溝道長(zhǎng)度而導(dǎo)致的泄漏和帶間隧穿所引發(fā)的擊穿兩者同時(shí)減少。
對(duì)于一些應(yīng)用和設(shè)計(jì)來說，LSB方案中所選擇的字線的漏極側(cè)上的完全電隔離可能為不必要或不希望。在這樣的事件中，可實(shí)施經(jīng)修改的LSB方案，其中耦合到所選擇的字線的漏極側(cè)上的單元或晶體管的升壓電壓具有不會(huì)致使這些晶體管完全關(guān)閉的值，但其中在所選擇的字線的漏極側(cè)上提供一些電隔離。
對(duì)于較低值的Vpass且當(dāng)充當(dāng)隔離晶體管的存儲(chǔ)器單元的閾值電壓處于擦除狀態(tài)時(shí)，兩個(gè)升壓區(qū)域之間的泄漏的減少尤其關(guān)鍵。為了在隔離晶體管處于擦除狀態(tài)的情況下能夠關(guān)閉這些晶體管，需要源極側(cè)處存在某一正升壓電壓。當(dāng)Vpass電壓從較低值(假設(shè)0V)斜線上升到較高值(假設(shè)在5-10V的范圍中)時(shí)，此正電壓在升壓過程開始時(shí)積累。在Vpass的值較低時(shí)，溝道區(qū)域升壓到較低電壓；因此，隔離電晶體將稍候關(guān)閉，因此允許更多電荷從較高升壓的漏極區(qū)域轉(zhuǎn)移，從而降低了漏極側(cè)區(qū)域的升壓電壓。使兩個(gè)或兩個(gè)以上存儲(chǔ)器單元充當(dāng)隔離晶體管將有效地增加溝道長(zhǎng)度，且從而增加那些隔離晶體管的隔離特性。此外，當(dāng)將兩個(gè)或兩個(gè)以上存儲(chǔ)器單元用作隔離晶體管時(shí)，那些存儲(chǔ)器單元中的兩者或兩者以上處于擦除狀態(tài)的概率小于僅一個(gè)存儲(chǔ)器單元充當(dāng)隔離晶體管時(shí)的概率。在其中存儲(chǔ)有四個(gè)等級(jí)的MLC存儲(chǔ)器單元的情況下，兩個(gè)隔離存儲(chǔ)器單元都處于擦除狀態(tài)的概率僅為6.25％，而在僅一個(gè)隔離存儲(chǔ)器單元的情況下，所述概率為25％。
可導(dǎo)致編程干擾的另一機(jī)制尤其發(fā)生在Vpass值相對(duì)較高時(shí)。在這種情況下，漏極側(cè)區(qū)域升壓到較高電壓，這可能在位于所選擇的字線旁邊的隔離晶體管的漏極側(cè)處導(dǎo)致?lián)舸Ｋ鰮舸┑目赡軝C(jī)制是在隔離存儲(chǔ)器單元的漏極區(qū)域的邊緣處或所述邊緣附近的帶間隧穿。其它擊穿機(jī)制也可能發(fā)生。由于擊穿的緣故，產(chǎn)生可能變成所謂“熱電子”的電子，因?yàn)檫@些電子可由出現(xiàn)在所選擇的字線的附近的強(qiáng)電場(chǎng)加速?？蓪⑦@些熱電子注入所選擇的字線上的存儲(chǔ)器單元的浮柵中或注入鄰近存儲(chǔ)器單元的浮柵中，因此改變那些存儲(chǔ)器單元的閾值電壓，且可能導(dǎo)致存儲(chǔ)器單元的電荷存儲(chǔ)狀態(tài)中的變化。通過為隔離存儲(chǔ)器單元選擇適當(dāng)?shù)钠珘弘妷?，可防止或至少顯著抑制隔離晶體管的漏極側(cè)區(qū)域處的擊穿。擊穿的另一可能的副效應(yīng)是漏極側(cè)升壓區(qū)域部分地由擊穿來放電。由于擊穿會(huì)產(chǎn)生空穴/電子對(duì)，所以流到漏極側(cè)升壓溝道區(qū)域的電子會(huì)降低所述區(qū)域的升壓電位，從而可能導(dǎo)致增加的編程干擾。


圖1是其中可實(shí)施本發(fā)明的存儲(chǔ)器單元陣列和操作改進(jìn)的一種類型的存儲(chǔ)器系統(tǒng)的方框圖。
圖2A是現(xiàn)有技術(shù)NAND陣列的平面圖。
圖2B是圖2A的現(xiàn)有技術(shù)NAND陣列沿線A-A截取的橫截面圖。
圖3A是描繪圖2A的NAND串中的三者的電路圖。
圖3B是描繪若干NAND陣列的電路圖，其中每個(gè)陣列都由一組共用字線控制。
圖4A-4D是NAND串的橫截面圖，用以說明在四個(gè)連續(xù)時(shí)間間隔期間所述串中的偏壓電壓，以便說明串中各個(gè)單元的常規(guī)自升壓編程方法。
圖5A-5D是展示改進(jìn)的自升壓編程方案中四個(gè)連續(xù)時(shí)間間隔期間NAND串中的偏壓電壓的NAND串的橫截面圖，用以說明本發(fā)明的一個(gè)實(shí)施例。
圖6A-6E是展示五個(gè)連續(xù)時(shí)間間隔期間NAND串中的偏壓電壓的NAND串的橫截面圖，用以說明所述串中各個(gè)單元的常規(guī)擦除區(qū)域自升壓編程方案。
圖7A-7E是展示經(jīng)修改的EASB編程方案中五個(gè)連續(xù)時(shí)間間隔期間NAND串中的偏壓電壓的NAND串的橫截面圖，用以說明本發(fā)明的另一實(shí)施例。
圖8A-8E是展示經(jīng)修改的EASB編程方案中五個(gè)連續(xù)時(shí)間間隔期間NAND串中的偏壓電壓的NAND串的橫截面圖，用以說明本發(fā)明的又一實(shí)施例。
圖9A-9E是展示經(jīng)修改的LSB編程方案中五個(gè)連續(xù)時(shí)間間隔期間NAND串中的偏壓電壓的NAND串的橫截面圖，用以說明本發(fā)明的又一實(shí)施例。
出于簡(jiǎn)單性和描述的目的，在本說明書中，相同組件由相同數(shù)字標(biāo)記。
具體實(shí)施例方式
存儲(chǔ)器系統(tǒng)圖1的方框圖說明其中可實(shí)施本發(fā)明的各個(gè)方面的實(shí)例存儲(chǔ)器系統(tǒng)。包括以矩陣配置的復(fù)數(shù)個(gè)存儲(chǔ)器單元M的存儲(chǔ)器單元陣列1由列控制電路2、行控制電路3、c源極控制電路4和c-p阱控制電路5來控制。在此實(shí)例中，存儲(chǔ)器單元陣列1為上文在背景技術(shù)中所述且以引用的方式并入本文中的NAND型?？刂齐娐?連接到存儲(chǔ)器單元陣列1的位線(BL)，用于讀取存儲(chǔ)在存儲(chǔ)器單元(M)中的數(shù)據(jù)；用于在編程操作期間確定存儲(chǔ)器單元(M)的狀態(tài)；且用于控制位線(BL)的電位水平以促進(jìn)編程或禁止編程。行控制電路3連接到字線(WL)以選擇所述字線(WL)中的一者，以便施加讀取電壓；施加與由列控制電路2控制的位線電位水平結(jié)合的編程電壓；且施加其上形成有存儲(chǔ)器單元(M)的P型區(qū)域(單元P阱)的電壓耦合的擦除電壓。c源極控制電路4控制連接到存儲(chǔ)器單元(M)的共用源極線。c-p阱控制電路5控制單元P阱電壓。
存儲(chǔ)在存儲(chǔ)器單元(M)中的數(shù)據(jù)由列控制電路2讀出，且經(jīng)由I/O線和數(shù)據(jù)輸入/輸出緩沖器6輸出到外部I/O線。要存儲(chǔ)在存儲(chǔ)器單元中的編程數(shù)據(jù)經(jīng)由外部I/O線輸入到數(shù)據(jù)輸入-輸出緩沖器6，且轉(zhuǎn)移到列控制電路2。外部I/O線連接到控制器9。控制器9包括各種類型的寄存器和其它存儲(chǔ)器，其中包括易失性隨機(jī)存取存儲(chǔ)器(RAM)10。
將用于控制快閃存儲(chǔ)器裝置的命令數(shù)據(jù)輸入到命令電路7，其中所述命令電路7連接到與控制器9連接的外部控制線。命令數(shù)據(jù)通知快閃存儲(chǔ)器什么操作被請(qǐng)求。將輸入命令轉(zhuǎn)移到狀態(tài)機(jī)8，所述狀態(tài)機(jī)控制列控制電路2、行控制電路3、c源極控制電路5、c-p阱控制電路5和數(shù)據(jù)輸入/輸出緩沖器6。狀態(tài)機(jī)8可輸出快閃存儲(chǔ)器的狀態(tài)數(shù)據(jù)，例如READY/BUSY或PASS/FAIL。
控制器9與主機(jī)系統(tǒng)連接或可與主機(jī)系統(tǒng)連接，所述主機(jī)系統(tǒng)例如個(gè)人計(jì)算機(jī)、數(shù)碼相機(jī)或個(gè)人數(shù)字助理。主機(jī)啟動(dòng)命令，例如分別將數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器陣列1或從存儲(chǔ)器陣列1中讀取數(shù)據(jù)，且提供或接收此類數(shù)據(jù)。控制器將此類命令轉(zhuǎn)換成命令信號(hào)，命令電路7可解譯并執(zhí)行所述命令信號(hào)?？刂破魍ǔ＿€含有緩沖存儲(chǔ)器，其用于寫入存儲(chǔ)器陣列或從存儲(chǔ)器陣列讀出的用戶數(shù)據(jù)。典型存儲(chǔ)器系統(tǒng)包括一個(gè)集成電路芯片11A，其包括控制器9，和一個(gè)或一個(gè)以上集成電路芯片11B，其每一者都含有存儲(chǔ)器陣列和相關(guān)的控制、輸入/輸出和狀態(tài)機(jī)電路。有可能將系統(tǒng)的存儲(chǔ)器陣列和控制器電路一起集成在一個(gè)或一個(gè)以上集成電路芯片上。
圖1的存儲(chǔ)器系統(tǒng)可嵌入作為主機(jī)系統(tǒng)的一部分，或可包括在存儲(chǔ)卡中，所述存儲(chǔ)卡可移除地插入主機(jī)系統(tǒng)的配套插口中。此類卡可包括整個(gè)存儲(chǔ)器系統(tǒng)，或具有相關(guān)外圍電路的控制器和存儲(chǔ)器陣列可提供在單獨(dú)的卡中。舉例來說，在美國專利第5,887,145號(hào)中描述了幾個(gè)卡實(shí)施，所述專利全文明顯地以引用的方式并入本文中。
圖4A-4D是展示常規(guī)自升壓編程方案中四個(gè)不同連續(xù)時(shí)間間隔期間NAND串100中的偏壓電壓的NAND串100的橫截面圖，用于說明本發(fā)明的一方面。如上文所述，通常從源極側(cè)到漏極側(cè)循序地編程N(yùn)AND串，因此在圖4A-4D中，從WL0到WL4，要編程的第一單元是存儲(chǔ)器單元122，下一者是存儲(chǔ)器單元124，且以此類推直到存儲(chǔ)器單元或晶體管130。NAND串100可含有比圖4A中所示的五個(gè)單元122-130更多的單元；通常16個(gè)或32個(gè)存儲(chǔ)器單元串聯(lián)連接在一個(gè)NAND串中。盡管其它實(shí)施也為可能，但NAND串100可以上文參看圖2B所說明的形式來實(shí)施。NAND串100可以上文所述的方式來控制并操作。
圖4A說明當(dāng)編程N(yùn)AND串100的單元122時(shí)施加到所述串的偏壓電壓。如圖4A中所示，將零伏施加到SGS，源極選擇晶體管120的柵極。此外，將可為零伏或略高電壓的VS施加到源極線。在編程期間將大于零伏的電壓施加到源極線改進(jìn)了選擇晶體管120的隔離特性。如圖4A中所示，將高編程電壓VPGM施加到字線WL0，且將中間電壓VPASS施加到其余字線。高VPGM致使來自溝道的電子隧穿過氧化物，到達(dá)晶體管122中的浮柵FG0。如上文所述，施加中間電壓VPASS以便減少或防止未選擇的單元或晶體管中的編程干擾，通過升壓此類未選擇的晶體管的溝道電位，由字線WL0來定址所述未選擇的單元或晶體管。這是常規(guī)自升壓方案?？梢栽黾拥脑隽縼硎┘泳幊屉妷篤PGM，每次增加后都接以讀取周期，以便測(cè)試晶體管122的閾值電壓。這些步驟由圖1的存儲(chǔ)器系統(tǒng)來執(zhí)行。如圖4B中所說明，在編程致使晶體管122的閾值電壓達(dá)到目標(biāo)閾值后，存儲(chǔ)器系統(tǒng)接著在下一編程時(shí)間間隔中繼續(xù)編程晶體管124。因此，如圖4B中所示，代替地將高寫入電壓施加到字線WL1且將中間電壓VPASS施加到其余的字線，以便以與上文所述的用于編程晶體管122的方式相同的方式來編程晶體管124。如圖4C中所說明，在已經(jīng)編程晶體管124后，在下一編程時(shí)間間隔期間，存儲(chǔ)器系統(tǒng)接著進(jìn)行以編程晶體管126，其中將高寫入電壓施加到字線WL2，且將中間電壓施加到其余的字線。在這完成后，如圖4D中所說明，系統(tǒng)在下一編程時(shí)間間隔中進(jìn)行以編程晶體管128，且接著在以下的編程時(shí)間間隔期間編程晶體管130。此過程從最接近源極選擇晶體管的晶體管開始，且接著以與晶體管在源極選擇晶體管(例如，圖3A中的晶體管50)與漏極選擇晶體管(例如，圖3A中的晶體管40)之間布置的次序相同的次序循序地且連續(xù)地重復(fù)，直到串100中的所有晶體管都已經(jīng)被編程為止。
如上文參看圖2B所論述，晶體管122中的經(jīng)升壓的溝道電壓可能在圖4B-4D中所說明的四個(gè)編程時(shí)間間隔中的三者期間，導(dǎo)致源極選擇晶體管120的漏極區(qū)域的擊穿，以使得在已經(jīng)編程了浮柵FG0后，可產(chǎn)生熱電子，其注入浮柵FG0中。此電子注入將致使FG0的閾值電壓偏移，這可能導(dǎo)致將FG0從所要的電荷存儲(chǔ)狀態(tài)切換到不同的錯(cuò)誤的電荷存儲(chǔ)狀態(tài)。對(duì)于存儲(chǔ)器陣列中其它串來說，可設(shè)想相同的情況。如上文參看圖2B所論述，晶體管122中的經(jīng)升壓的溝道電壓可能在圖4A-4D中所說明的四個(gè)編程時(shí)間間隔期間，導(dǎo)致源極選擇晶體管120的漏極區(qū)域的擊穿。因此，由于NAND串的溝道區(qū)域中的減小的升壓電位，所以可能出現(xiàn)編程干擾。當(dāng)選擇字線用于編程時(shí)，例如當(dāng)將VPGM施加到所述字線時(shí)，字線中的任何一者上均可能出現(xiàn)此類型的編程干擾。同樣在上文提及的編程干擾的另一可能性是由于熱電子，熱電子可能在源極選擇晶體管120的漏極附近或在存儲(chǔ)器單元122的溝道區(qū)域中產(chǎn)生，且隨后注入浮柵FG0中。由于熱電子定位并限制在源極選擇柵120的漏極附近的較單元域，或限制在存儲(chǔ)器單元122的溝道區(qū)域中，所以后者機(jī)構(gòu)將可能僅影響WL0上的存儲(chǔ)器單元。此熱電子注入將致使FG0的閾值電壓偏移，這可能導(dǎo)致FG0從所要的電荷存儲(chǔ)狀態(tài)切換到不同的錯(cuò)誤的電荷存儲(chǔ)狀態(tài)。對(duì)于存儲(chǔ)器陣列中其它串來說，可設(shè)想相同的情況。
由于當(dāng)編程所有的單元時(shí)上述擊穿現(xiàn)象持續(xù)，所以發(fā)現(xiàn)，隨著連續(xù)字線被編程，單元122的閾值電壓分布逐漸惡化。在所有字線都已經(jīng)被編程后，發(fā)現(xiàn)閾值分布已經(jīng)上移且已經(jīng)顯著變寬。在一些快閃存儲(chǔ)器中，電荷水平電壓范圍的窗口被分成四個(gè)狀態(tài)，其中上升狀態(tài)“11”具有負(fù)閾值電壓范圍，且其余的三個(gè)狀態(tài)“10”、“00”和“01”以遞升次序具有正閾值電壓分布。在應(yīng)用常規(guī)自升壓方案的情況下，在所有存儲(chǔ)器單元都已經(jīng)被編程后，每個(gè)單元都可存儲(chǔ)四個(gè)狀態(tài)中的任何一者，其中發(fā)現(xiàn)“10”閾值電壓分布已經(jīng)偏移到較高值且已經(jīng)顯著變寬，使得“10”可讀取為“00”。還發(fā)現(xiàn)“00”閾值電壓分布同樣已經(jīng)略受影響。通過減少施加到WL0的電壓，希望“10”電荷狀態(tài)的上移和變寬會(huì)減少很多或一起消除。
因此，本發(fā)明的一個(gè)方面是基于這樣的認(rèn)識(shí)可通過將電位施加到字線使得上述編程干擾機(jī)制被抑制，使得自升壓不會(huì)改變FG0處的電荷狀態(tài)，來減輕或完全防止源極側(cè)選擇晶體管的漏極區(qū)域的此類擊穿。在一個(gè)實(shí)施中，這可通過將供應(yīng)到WL0的電壓減少到VPASS以下的值來達(dá)到，所述值例如在一到三伏的范圍中的電壓，而不是常規(guī)自升壓期間通常應(yīng)用的VPASS的五到十伏的中間電壓。這在圖5A-5D中說明。
圖5A-5D是具有與常規(guī)自升壓期間所施加的偏壓電壓不同的偏壓電壓的NAND串100的橫截面圖，以說明本發(fā)明的一個(gè)方面。當(dāng)編程單元122時(shí)，所施加的偏壓電壓與常規(guī)自升壓方案中所利用的偏壓電壓相同。然而，在單元124、126和128被編程的隨后的編程時(shí)間間隔期間，不是將在典型的八到十伏范圍中的傳統(tǒng)VPASS施加到字線WL0，而是將較低電壓VLOW施加到字線WL0。如上文所述，在一個(gè)實(shí)施中，VLOW可在一到三伏的范圍中。在用于編程存儲(chǔ)器陣列中的所有單元的編程時(shí)間間隔中的至少一些且優(yōu)選在所有期間，除了在編程字線WL0下的單元的編程時(shí)間間隔期間，此類低電壓將施加到字線WL0。通過將低電壓施加到WL0，WL、WL2等等下的經(jīng)升壓的溝道電位不能完全轉(zhuǎn)移到源極選擇晶體管的漏極。因此，源極選擇晶體管的漏極電壓較低，且可嚴(yán)格防止或減少擊穿。舉例來說，在圖5B的情況下，假定所有的存儲(chǔ)器單元122-130都處于擦除狀態(tài)，其中擦除閾值電壓約為-2V，存儲(chǔ)器單元124-130下的溝道區(qū)域?qū)⑸龎旱?例如)8V(取決于VPASS值)。此外，假定結(jié)合存儲(chǔ)器單元122的-2V的閾值電壓，將1.5V的電壓VLOW施加到WL0，這表示存儲(chǔ)器單元122處于導(dǎo)電狀態(tài)。因此，存儲(chǔ)器單元124-130的溝道區(qū)域中的經(jīng)升壓的電荷的一部分將轉(zhuǎn)移到存儲(chǔ)器單元122的源極側(cè)；因此，源極側(cè)上的電位將升高。然而，在存儲(chǔ)器單元122的源極側(cè)電位已經(jīng)達(dá)到約3.5V(柵極電壓-閾值電壓)的值后，所述升高將停止。因此，源極側(cè)選擇晶體管的漏極電位僅升壓到多達(dá)3.5V的值，而在常規(guī)情況下，其會(huì)已經(jīng)升壓到8V。顯然，漏極電壓中非常顯著的減少將防止或至少有力地減少選擇晶體管漏極處的擊穿。此類方案將帶間隧穿減少到使得單元122的電荷狀態(tài)不會(huì)由施加到晶體管122-130的溝道區(qū)域的自升壓電壓改變的程度。
即使與在升壓期間通常在0V柵極電壓處的源極側(cè)選擇柵相比，在升壓期間漏極側(cè)選擇柵通常具有更高的柵極電壓(例如在1.5-2.5V的范圍中)，但上述擊穿還可發(fā)生在漏極選擇晶體管旁邊的串中的晶體管的源極區(qū)域處，例如圖2B中的漏極選擇晶體管40的晶體管區(qū)域51。通過將施加到漏極選擇晶體管旁邊的串中的晶體管的電壓減小到低于通常在自升壓方案中用于升壓溝道電壓的值的值，來防止源極區(qū)域處的漏極選擇晶體管擊穿，以便減少或防止編程干擾。因此，圖5A-5D僅需要稍作修改以說明這種情況。晶體管120不是源極選擇晶體管，而是漏極選擇晶體管，與源極選擇晶體管相比，漏極選擇晶體管在升壓期間具有較高柵極電壓，例如在1.5-2.5V的范圍中。對(duì)字線的標(biāo)記的解譯也將修改，以便使得WL0為最接近漏極選擇晶體管120的字線。編程序列接著從最接近源極選擇晶體管的晶體管開始向串的漏極側(cè)進(jìn)行，直到達(dá)到最接近漏極選擇晶體管(120)的晶體管(122)為止。因此，圖5D到圖5A以此次序說明此類編程序列的最后幾個(gè)周期。不是將零伏施加到耦合于晶體管122(漏極選擇晶體管旁邊的晶體管)的字線WL0，而是施加較低的正電壓VLOW。在一個(gè)實(shí)施中，施加到晶體管122的電壓VLOW可在一到三伏的范圍中。在另一實(shí)施中，耦合到除晶體管122之外的晶體管中的一些以防止編程干擾的升壓電壓可比耦合到晶體管122的電壓(VLOW)高出至少50％。上述與漏極和/或源極選擇晶體管旁邊的晶體管的源極和/或漏極區(qū)域擊穿有關(guān)的特征可結(jié)合任何自升壓方案使用，包括(但不限于)任何形式的SB、LSB和EASB。
圖5A-5D中所說明的過程優(yōu)選從最接近源極選擇晶體管的晶體管開始，且接著以與晶體管在源極選擇晶體管(例如，圖3A中的晶體管50)與漏極選擇晶體管(例如，圖3A中的晶體管40)之間布置的次序相同的次序循序地且連續(xù)地重復(fù)，直到串100中的所有晶體管都已經(jīng)被編程為止。
圖6A-6E是NAND串100的橫截面圖，用以說明對(duì)所述串中各個(gè)單元的常規(guī)EASB編程。如上文所述，EASB系統(tǒng)在編程期間將零伏施加到所選擇的字線的源極側(cè)上的字線，使得下字線和上字線的兩個(gè)經(jīng)升壓的溝道區(qū)域由字線上具有零伏的存儲(chǔ)器單元隔離。這導(dǎo)致此存儲(chǔ)器單元關(guān)閉，從而隔離兩個(gè)經(jīng)升壓的溝道區(qū)域。分離兩個(gè)溝道區(qū)域的結(jié)果在于改進(jìn)了漏極側(cè)的升壓效率。因?yàn)樵礃O側(cè)上的存儲(chǔ)器單元中的一些可能處于編程狀態(tài)且因此具有較高的閾值電壓，所以源極側(cè)的溝道區(qū)域升壓較少。所選擇的字線的漏極側(cè)的溝道區(qū)域通過位線(幾乎)完全預(yù)充電，且更有效地升壓，因?yàn)槁O側(cè)上的所有單元都仍然處于具有負(fù)閾值電壓的擦除狀態(tài)。參看圖6B，(例如)當(dāng)對(duì)單元124進(jìn)行編程時(shí)，將零伏施加到WL0。當(dāng)如圖6C中所說明的那樣對(duì)單元126進(jìn)行編程時(shí)，將零伏施加到WL1。當(dāng)對(duì)單元128進(jìn)行編程時(shí)，將零伏施加到WL2，且當(dāng)對(duì)單元130進(jìn)行編程時(shí)，將零伏施加到串100的WL3。
常規(guī)EASB的劣勢(shì)在于在接地字線下的單元的漏極區(qū)域處可能發(fā)生與泄漏(和/或帶間隧穿)有關(guān)的擊穿。此擊穿可能間接地致使熱電子注入所選擇的字線上的單元的浮柵中，或經(jīng)升壓溝道電位的減小，此類似于針對(duì)SB機(jī)制所述的情況，從而可能導(dǎo)致編程干擾。此外，當(dāng)未來一代裝置的存儲(chǔ)器單元尺寸變得更小時(shí)，關(guān)閉的存儲(chǔ)器單元的溝道長(zhǎng)度可能變得太短，以致不能將所選擇的字線的漏極和源極側(cè)處的兩個(gè)分別升壓的溝道區(qū)域電隔離。因此，本發(fā)明的另一方面是基于這樣的認(rèn)識(shí)通過適當(dāng)?shù)仄珘簝蓚€(gè)或兩個(gè)以上字線(優(yōu)選彼此相鄰的字線)或所選擇的晶體管或字線的源極側(cè)上的控制柵以有效地增加隔離存儲(chǔ)器單元的溝道長(zhǎng)度，即可同時(shí)減少兩個(gè)經(jīng)升壓區(qū)域之間的帶間隧穿和/或泄漏。由于在改進(jìn)的EASB方案中，隔離僅發(fā)生在所選擇的存儲(chǔ)器單元或字線的源極側(cè)上，通常不需要類似地減少耦合到所選擇的晶體管的漏極側(cè)上的單元的電壓。在圖7A-7E中說明本發(fā)明的此方面。盡管圖7A-7E中每個(gè)串中都展示有五個(gè)浮柵存儲(chǔ)器單元，但個(gè)別串通常包括16個(gè)、32個(gè)或更多存儲(chǔ)器單元電荷存儲(chǔ)元件。
圖7A-7E是NAND串100的橫截面圖，其展示在經(jīng)修改的EASB方案中施加到所述串的偏壓，以便說明本發(fā)明的此方面。圖7A-7E的經(jīng)修改的方案與圖6A-6E中的方案的不同之處在于所選擇的字線的源極側(cè)上的兩個(gè)字線(優(yōu)選彼此相鄰的字線)都接地，而不是像在常規(guī)EASB方案中那樣僅一個(gè)字線接地。因此，在圖7C-7E中，(例如)當(dāng)以連續(xù)的編程時(shí)間間隔對(duì)單元126、128和130進(jìn)行編程時(shí)，直接與所選擇的字線相鄰的兩個(gè)源極側(cè)字線接地。因此，在圖7C中，當(dāng)對(duì)單元126進(jìn)行編程時(shí)，將零伏施加到WL0和WL1。在圖7D中，當(dāng)選擇字線WL3用于對(duì)單元128進(jìn)行編程時(shí)，將零伏施加到WL1和WL2。在圖7E中，當(dāng)對(duì)單元130進(jìn)行編程且選擇WL4時(shí)，將零伏施加到WL2和WL3。
將零伏施加到兩個(gè)源極側(cè)鄰近的字線具有增加隔離區(qū)域的溝道長(zhǎng)度的效應(yīng)。通過將隔離區(qū)域的溝道長(zhǎng)度增加到由兩個(gè)相鄰單元跨越的長(zhǎng)度，來改進(jìn)所選擇的單元的漏極側(cè)溝道區(qū)域的升壓，從而還減少編程干擾。如果需要，可將0伏施加到多于兩個(gè)的相鄰字線，以進(jìn)一步增加經(jīng)升壓的溝道區(qū)域之間的隔離區(qū)域的長(zhǎng)度。如果需要，接地字線可與所選擇的字線間隔一個(gè)或一個(gè)以上字線。將兩個(gè)或兩個(gè)以上字線偏壓到0V的另一優(yōu)勢(shì)在于，源極與漏極經(jīng)升壓的溝道區(qū)域之間的泄漏的最壞情況不大可能發(fā)生。當(dāng)0V字線下的單元處于擦除負(fù)閾值電壓狀態(tài)時(shí)，最壞情況發(fā)生；在所述情況下，經(jīng)升壓的漏極側(cè)溝道電荷中的一些可能仍會(huì)漏出，因?yàn)樵谏龎翰僮鞯囊徊糠制陂g，存儲(chǔ)器單元導(dǎo)電(由于負(fù)閾值電壓)。當(dāng)兩個(gè)字線連接到0V時(shí)，在兩個(gè)字線下出現(xiàn)處于擦除狀態(tài)的存儲(chǔ)器單元的概率小于僅一個(gè)字線偏壓成0V時(shí)的出現(xiàn)概率。
如在圖4A-4D的過程中，圖7A-7E中的過程優(yōu)選從最接近源極選擇晶體管的晶體管開始，且接著以與晶體管在源極選擇晶體管(例如，圖3A中的晶體管50)與漏極選擇晶體管(例如，圖3A中的晶體管40)之間布置的次序相同的次序循序地且連續(xù)地重復(fù)，直到串100中的所有晶體管都已經(jīng)被編程為止。
在接地單元與被編程的單元之間且在接地單元與中間電壓VPASS已經(jīng)施加到的單元之間仍可發(fā)生由于泄漏和/或帶間隧穿導(dǎo)致的擊穿。對(duì)于溝道長(zhǎng)度較小的存儲(chǔ)器單元來說尤其如此。因此，在圖7D中的單元126與128之間和同一圖中的單元122與124之間的漏極接合中或漏極接合附近可能發(fā)生擊穿。為了減少此類擊穿，不是將所選擇的字線的源極側(cè)上的兩個(gè)字線接地，而是可施加較低的正電壓。這具有減小圖7D中的隔離單元124與126的接合區(qū)域(存儲(chǔ)器單元漏極和源極)與存儲(chǔ)器單元122和128的浮柵電位之間的電位差的效應(yīng)。浮柵與其對(duì)應(yīng)的高度升壓的漏極或源極區(qū)域之間的減小的電位差減少了擊穿會(huì)發(fā)生的可能性。施加到圖7D中的字線WL1和WL2的大約一到三伏的較小偏壓電壓可能足以抑制例如泄漏和/或帶間隧穿的擊穿機(jī)制，同時(shí)足以將兩個(gè)在EASB方案中經(jīng)升壓的區(qū)域隔離。在圖8A-8E中說明此類修改方案。從兩組圖(圖7A-7E；圖8A-8E)的比較結(jié)果可見，應(yīng)注意，不是將直接與所選擇的字線相鄰且在其源極側(cè)上的兩個(gè)字線接地(如圖7A-7E中所示)，而是施加較低電壓VLOW1和VLOW2(如圖8A-8E中所示)。
圖8A-8E的實(shí)施例還并入上文參看圖5A-5D所述的本發(fā)明的方面。5A-5D不是將中間電壓VPASS施加到WL0(如在圖7B-7E中)，而是如圖8D和8E中所說明施加較低電壓VLOW3。這將減少或防止可能影響字線WL0下的FG0的閾值電壓的源極選擇晶體管120的漏極側(cè)擊穿。同樣，本發(fā)明的此方面(將較低電壓施加到WL0)可與LSB方案結(jié)合。出于所述目的，圖8A-8E可稍微修改以便也將電壓(例如，0伏)施加到所選擇的字線的漏極側(cè)上的字線，還使耦合到所選擇的字線的未選擇的單元與漏極側(cè)上其相鄰單元的溝道區(qū)域隔離。
參看圖8A-8E，下文闡述一張總結(jié)可能的SB和EASB偏壓方案的綜述的表。應(yīng)注意，下文的表中的電壓V1、V2和V3不必要一定為不同。這三個(gè)電壓的典型值可為約一到三伏。雖然可能有不同的變化，但優(yōu)選配置是VLOW1和VLOW3等于Vdd，其在1到3伏的范圍中且優(yōu)選約為1.8伏，且電壓VLOW2約為零伏。電壓的此類配置將抑制或防止選擇柵和隔離字線兩者處的擊穿，且因?yàn)閮蓚€(gè)隔離字線中有一者接地，所以將有效地隔離兩個(gè)經(jīng)升壓的溝道區(qū)域，從而關(guān)閉耦合到接地字線的晶體管。在所述值的情況下，從圖8E中注意到，所選擇的晶體管(例如130)通過同一晶體管串中的至少另一個(gè)晶體管(例如128，其中將除0伏之外的較低正電壓施加到所述晶體管，例如128)與耦合到施加了0伏的字線的晶體管(例如126)分離。

V1和V3優(yōu)選在約1-3V的范圍中，V2優(yōu)選約為0V。
為了說明又一實(shí)施例，串100包括晶體管130的漏極側(cè)上的串中的另一單元或晶體管(未圖示)，其中所述晶體管耦合到WL4的漏極側(cè)上的另一字線WL5(未圖示)。在此實(shí)施例中，將編程電壓Vpgm施加到字線WL5，且將電壓施加到其余字線，使其處于以下電壓WL4＝V1＝1.5V，WL3＝V2＝0V，WL2＝V1＝1.5V，WL1＝Vpass，WL0＝V3＝1.5V。這會(huì)防止施加了0伏的字線WL3的兩側(cè)處的擊穿。更一般地說，可將較低電壓施加到三個(gè)相鄰字線，其中施加到所述三個(gè)字線中的中心一者的電壓(例如0伏)致使耦合到其的經(jīng)編程的晶體管關(guān)閉。
與上述EASB方案類似的方案也可用于LSB。常規(guī)LSB的劣勢(shì)在于，在耦合到所選擇的字線的溝道區(qū)域與在所選擇的字線的源極側(cè)上的接地字線下的單元的漏極和源極區(qū)域之間可能發(fā)生擊穿。此擊穿可能間接致使熱電子注入所選擇的字線上的單元的浮柵中，和/或減小經(jīng)升壓的溝道電位，從而可能改變此類單元的閾值電壓，這是不希望發(fā)生的。在后代裝置的存儲(chǔ)器單元尺寸變得更小的情況下，關(guān)閉的存儲(chǔ)器單元的溝道長(zhǎng)度可能變得太短，以致不能使耦合到所選擇的字線的溝道區(qū)域與所選擇的字線的漏極和源極側(cè)處的溝道區(qū)域電隔離；因此，經(jīng)升壓的電荷可能漏出且經(jīng)升壓的電位會(huì)減小，這可能導(dǎo)致編程干擾。因此，本發(fā)明的另一方面是基于這樣的認(rèn)識(shí)通過適當(dāng)?shù)仄珘核x擇的晶體管或字線的源極側(cè)上的兩個(gè)或兩個(gè)以上字線(優(yōu)選彼此相鄰的字線)，且適當(dāng)?shù)仄珘核x擇的晶體管或字線的漏極側(cè)上的兩個(gè)或兩個(gè)以上字線(優(yōu)選彼此相鄰的字線)，以有效地增加隔離存儲(chǔ)器單元的溝道長(zhǎng)度，從而同時(shí)減少三個(gè)經(jīng)升壓的區(qū)域之間的帶間隧穿和/或泄漏。在圖9A-9E中說明本發(fā)明的此方面。
圖9A-9E是NAND串100的橫截面圖，其展示在經(jīng)修改的LSB方案中施加到串的偏壓電壓，用以說明本發(fā)明的此方面。圖9A-9E的經(jīng)修改的方案與圖8A-8E的方案不同之處在于，除所選擇的字線的源極側(cè)上的那些字線之外，還將零或較低的正電壓電平VLOW4、VLOW5施加到所選擇的字線的漏極側(cè)上的兩個(gè)字線(優(yōu)選彼此相鄰的字線)。因此，在圖9A-9C中，(例如)當(dāng)在連續(xù)的編程時(shí)間間隔中對(duì)單元122、124和126進(jìn)行編程時(shí)，將零或較低的正電壓電平施加到直接與所選擇的字線相鄰的兩個(gè)漏極側(cè)字線。因此，在圖9A中，當(dāng)對(duì)單元122進(jìn)行編程時(shí)，將零伏或較低的正電壓電平VLOW4、VLOW5施加到WL1和WL2。在圖9B中，當(dāng)選擇字線WL1來編程單元124時(shí)，將零伏或較低的正電壓電平VLOW4、VLOW5施加到WL2和WL3。在圖9C中，當(dāng)對(duì)單元126進(jìn)行編程且選擇WL2時(shí)，將零伏或較低的正電壓電平VLOW4、VLOW5施加到WL3和WL4。
將零伏施加到兩個(gè)源極側(cè)鄰近的字線具有增加隔離區(qū)域的溝道長(zhǎng)度的效應(yīng)。通過將隔離區(qū)域的溝道長(zhǎng)度增加到由所選擇的字線的每一側(cè)上的兩個(gè)或兩個(gè)以上相鄰單元跨越的長(zhǎng)度，來改進(jìn)耦合到所選擇的字線的未選擇的單元的溝道區(qū)域的升壓，從而還減少編程干擾。如果需要，可將零伏或較低的正電壓電平施加到多于兩個(gè)的相鄰字線，以進(jìn)一步增加經(jīng)升壓的溝道區(qū)域之間的隔離區(qū)域的長(zhǎng)度。如果需要，接地字線可與所選擇的字線間隔一個(gè)或一個(gè)以上字線。
如在圖4A-4D的過程中，圖9A-9E中的編程過程優(yōu)選從最接近源極選擇晶體管的晶體管開始，且接著以與晶體管在源極選擇晶體管(例如，圖3A中的晶體管50)與漏極選擇晶體管(例如，圖3A中的晶體管40)之間布置的次序相同的次序循序地且連續(xù)地重復(fù)，直到串100中的所有晶體管都已經(jīng)被編程為止。根據(jù)所述編程方案，施加到與所選擇的字線(例如，圖9A中的WL0)相鄰的漏極側(cè)上的字線(例如，圖9A中的WL1或WL2)的零伏不會(huì)關(guān)閉與所選擇的晶體管(例如，圖9A中的122)在同一串中且耦合到所述字線(例如，圖9A中的WL1或WL2)的晶體管(例如，圖9A中的124或126)，因?yàn)樗鼍w管仍處于擦除狀態(tài)且具有負(fù)閾值電壓。因此，完全隔離是不可能的，但希望比僅一個(gè)晶體管在0V偏壓的情況好。出于同一原因，當(dāng)在單元由于用于擦除單元的浮柵與經(jīng)升壓的漏極/源極區(qū)域之間的電位差小于用于編程單元的電位差而處于擦除狀態(tài)的情況下，不存在帶間隧穿的危險(xiǎn)時(shí)，VLOW4和VLOW5的優(yōu)選電壓為0V，因?yàn)檫@會(huì)優(yōu)化隔離。然而，零伏的耦合電壓將完全關(guān)閉與所選擇的晶體管位于同一串中的具有正閾值電壓的經(jīng)編程的晶體管。
在連接到VPGM的所選擇的字線旁邊的接地單元的漏極或源極側(cè)處且在接地單元和施加了中間電壓VPASS的單元的漏極或源極側(cè)處仍然可能發(fā)生擊穿。因此，在圖9A中的單元124的源極側(cè)處且在同一圖中的單元126的漏極側(cè)處可能發(fā)生擊穿。為了減少此類擊穿，不是將所選擇的字線的漏極側(cè)上的兩個(gè)字線接地，而是可施加較低的正電壓。這具有減少存儲(chǔ)器單元124的浮柵與其高度升壓源極側(cè)之間的相位差且減少存儲(chǔ)器單元126的浮柵與其升壓的漏極側(cè)之間的相位差的效應(yīng)，所述經(jīng)升壓的漏極側(cè)由圖9A中具有電壓VPASS的WL3、WL4等等來升壓。然而，如LSB方法通常具有的情況，所選擇的單元的漏極側(cè)處的單元仍處于擦除狀態(tài)(負(fù)閾值電壓)，所以沒有必要施加較低的正電壓以減少帶間隧穿，因?yàn)閹чg隧穿主要發(fā)生在處于最高編程狀態(tài)(約2.5-3V的閾值電壓)的存儲(chǔ)器單元的漏極或源極側(cè)處。
雖然在圖9A-9E中可能有不同的變化，但優(yōu)選配置是VLOW1和VLOW3都等于Vdd，其在1到3伏的范圍中且優(yōu)選約為1.8伏，且電壓VLOW2、VLOW4和VLOW5約為零伏。此類電壓配置將抑制或防止選擇柵和隔離字線兩者處的擊穿，且將有效地隔離耦合到所選擇的字線的溝道區(qū)域，因?yàn)樵礃O側(cè)上的兩個(gè)隔離字線中有一者、且至少有一者接地、且在優(yōu)選情況下兩者都接地，從而關(guān)閉耦合到接地字線的晶體管。在所述值的情況下，從圖9C中注意到，所選擇的晶體管(例如126)通過同一晶體管串中的至少另一個(gè)晶體管(例如124和128)(且將較小正電壓施加到所述分離晶體管，例如124和128，不過將0伏施加到存儲(chǔ)器單元128會(huì)是優(yōu)選的)與耦合到施加了0伏的字線的晶體管(例如122和130)分離。
在一些情況下，可能希望能夠在編程過程期間稍微升高所選擇的晶體管的溝道區(qū)域的電壓。美國專利申請(qǐng)案US 2003/0147278中描述了需要此類能力的所述情況的一個(gè)實(shí)例，所述申請(qǐng)案以引用的方式并入本文中。為了使其成為可能，可能希望允許所選擇的串的位線上的較低的正電壓(例如0.5伏)通過所選擇的字線的漏極側(cè)上的單元的溝道區(qū)域連通到所選擇的晶體管的溝道區(qū)域。上文參看圖9A-9E所描述的LSB方案可為了此類目的而稍作修改。不是將VLOW4和VLOW5設(shè)定為約0伏，而是優(yōu)選地可將其設(shè)定為較低的正電壓，例如1到3伏的范圍中的電壓且優(yōu)選約為1.8伏。另一種可能性是將僅將其中之一設(shè)定為約0伏，將其余一者設(shè)定在較低的正電壓，例如1到3伏的范圍中的電壓且優(yōu)選約為1.8伏。在此種情況下，為了減少或避免擊穿，優(yōu)選將VLOW4設(shè)定為此類較低的正電壓，且將VLOW5設(shè)定為約0伏。或者，將VLOW4設(shè)定為此類較低的正電壓，且VLOW5為較高電壓，例如VPASS，其通常約為五到十伏。
雖然上文已經(jīng)參考各種實(shí)施例描述了本發(fā)明，但將了解，可在不脫離本發(fā)明的范圍的情況下作出改變和修改，本發(fā)明的范圍僅由所附權(quán)利要求書和其等效物來限定。本文所涉及的所有參考都以引用的方式并入本文中。
權(quán)利要求
1.一種用于編程一存儲(chǔ)器系統(tǒng)的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串中的每一者都包括兩個(gè)選擇晶體管，所述串中的每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間，所述串由一組共用字線控制，其中在所述串中的一第一串中且與所述第一串中的所述兩個(gè)選擇晶體管中的一者相鄰的至少一第一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，所述方法包含通過所述字線中的一者，將一編程電壓電平施加到一電容性地與所述串中不同于所述第一串的一第二串中的一第二晶體管耦合的控制柵，以編程所述第二晶體管，所述第二晶體管通過所述第二串中的一個(gè)或一個(gè)以上電荷存儲(chǔ)晶體管而與連接到所述第二串的所述源極線或所述位線分離；和通過將升壓電壓電平耦合到所述第一串中的所述晶體管中的至少一些晶體管，來通過所述字線中的一些字線升壓所述第一串晶體管的溝道區(qū)域的電位以減少編程干擾，其中所述第一串中的所述晶體管中的一些晶體管的所述溝道區(qū)域的所述電位經(jīng)升壓以使得所述第一串中的所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的擊穿減小到不會(huì)導(dǎo)致所述第一晶體管的所要電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)的程度。
2.根據(jù)權(quán)利要求1所述的方法，其中所述耦合將一第一升壓電壓耦合到所述第一晶體管，且將一第二升壓電壓耦合到所述第一串中的其余晶體管中的至少一些晶體管，所述第二電壓高于所述第一電壓。
3.根據(jù)權(quán)利要求2所述的方法，所述第二電壓比所述第一電壓高出所述第一電壓的至少50％。
4.根據(jù)權(quán)利要求1所述的方法，其中所述第一串中的所述晶體管中的一些晶體管的所述溝道區(qū)域的所述電位經(jīng)升壓以使得所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的帶間隧穿減小到不會(huì)導(dǎo)致所述第一晶體管的所要電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)的程度。
5.根據(jù)權(quán)利要求4所述的方法，其中所述源極選擇晶體管的所述漏極側(cè)處的所述帶間隧穿被抑制。
6.根據(jù)權(quán)利要求2所述的方法，其中所述第一電壓在一約1到3伏的范圍中。
7.根據(jù)權(quán)利要求2所述的方法，其中所述第二電壓在一約5到10伏的范圍中。
8.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含將一第三電壓耦合到所述一個(gè)選擇晶體管以致使其不導(dǎo)電，且所述第一電壓高于所述第三電壓。
9.根據(jù)權(quán)利要求1所述的方法，其中所述控制柵還控制所述第一串中的一第三電荷存儲(chǔ)晶體管，所述方法進(jìn)一步包含關(guān)閉所述源極線與所述第三晶體管之間的所述第一串中的至少一第四電荷存儲(chǔ)晶體管，以便使所述第三晶體管同所述源極線與所述第四晶體管之間的所述第一串中的晶體管電隔離。
10.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含關(guān)閉連接到所述第一串的所述位線與所述第三晶體管之間的所述第一串中的至少一第五電荷存儲(chǔ)晶體管，以便使所述第三晶體管同所述位線與所述第五晶體管之間的所述第一串中的晶體管電隔離。
11.根據(jù)權(quán)利要求10所述的方法，其中所述第四和第五晶體管中的每一者都通過所述第一串中的至少一個(gè)晶體管與所述第三晶體管分離。
12.根據(jù)權(quán)利要求9所述的方法，其中所述第四晶體管通過所述第一串中的至少一個(gè)晶體管與所述第三晶體管分離。
13.一種用于編程一存儲(chǔ)器系統(tǒng)的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串中的每一者都包括兩個(gè)選擇晶體管，所述串由一組共用字線控制且連接在復(fù)數(shù)個(gè)位線與一源極線之間，其中在所述串中的一第一串中且與所述兩個(gè)選擇晶體管中的一者相鄰的一第一晶體管處于多于兩個(gè)的可能電荷存儲(chǔ)狀態(tài)的一所要的電荷存儲(chǔ)狀態(tài)中，所述方法包含通過所述字線中的一者，將一編程電壓電平施加到一電容性地與所述串中的一第二串中的一第二晶體管耦合的控制柵以編程所述第二晶體管，所述第二晶體管通過所述第二串中的一個(gè)或一個(gè)以上電荷存儲(chǔ)晶體管而與連接到所述第二串的所述源極線或所述位線分離；和通過將升壓電壓電平耦合到所述第一串中的所述晶體管中的至少一些晶體管，來通過所述字線中的一些字線升壓所述第一串晶體管的溝道區(qū)域的電位，以減少編程干擾，其中所述第一串中的所述晶體管中的一些晶體管的所述溝道區(qū)域的所述電位經(jīng)升壓以使得此類升壓不會(huì)導(dǎo)致所述第一晶體管的所要電荷存儲(chǔ)狀態(tài)改變成所述多于兩個(gè)的可能電荷狀態(tài)中的一不同者。
14.一種用于編程一存儲(chǔ)器系統(tǒng)的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串包括一第一串，所述串中的每一者都包括兩個(gè)選擇晶體管，所述串由一組共用字線控制且連接在復(fù)數(shù)個(gè)位線與一源極線之間，其中在所述第一串中且與所述兩個(gè)選擇晶體管中的一者相鄰的一第一電荷存儲(chǔ)晶體管處于一所要電荷存儲(chǔ)狀態(tài)，所述方法包含將一編程電壓電平施加到一電容性地與一第二電荷存儲(chǔ)晶體管耦合的第一控制柵，且隨后將一編程電壓電平施加到一電容性地與一不同于所述第二晶體管的第三電荷存儲(chǔ)晶體管耦合的第二控制柵，以編程所述第二和第三晶體管，所述第二和第三晶體管中的每一者都在所述串中一不同于所述第一串的第二串中，且通過所述第二串中的一個(gè)或一個(gè)以上電荷存儲(chǔ)晶體管與連接到所述第二串的所述源極線或所述位線分離；和通過將升壓電壓電平耦合到包括所述第一串中的所述第一晶體管的所述晶體管中的至少一些晶體管，來升壓所述第一串晶體管的溝道區(qū)域的電位以減少編程干擾，其中當(dāng)將一編程電壓電平施加到耦合到所述第二和第三晶體管的所述控制柵時(shí)，耦合到所述第一晶體管的所述升壓電壓電平不同于耦合到所述第一串中的其它晶體管的升壓電壓電平。
15.根據(jù)權(quán)利要求14所述的方法，所述方法包含復(fù)數(shù)個(gè)編程時(shí)間間隔，以編程所述第二串中的所有所述晶體管，其中在所述復(fù)數(shù)個(gè)編程時(shí)間間隔的每一者期間，將一編程電壓電平耦合到所述第二串中的所述晶體管中的一者，以編程所述晶體管，且在所述復(fù)數(shù)個(gè)編程時(shí)間間隔中的多于兩者期間，耦合到所述第一晶體管的所述升壓電壓電平不同于耦合到所述第一串中的其它晶體管的升壓電壓電平。
16.根據(jù)權(quán)利要求14所述的方法，其中所述第一串的所述溝道區(qū)域的所述電位經(jīng)升壓以使得所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的擊穿減小到不會(huì)導(dǎo)致所述第一晶體管所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)。
17.根據(jù)權(quán)利要求16所述的方法，其中所述第一串的所述溝道區(qū)域的所述電位經(jīng)升壓以使得所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的所述帶間隧穿被抑制。
18.根據(jù)權(quán)利要求16所述的方法，其中所述所要的電荷存儲(chǔ)狀態(tài)為所述第一晶體管的多于兩個(gè)的可能電荷存儲(chǔ)狀態(tài)中的一者，且所述將所述第三電壓電平耦合到所述第一晶體管不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成所述多于兩個(gè)的可能電荷狀態(tài)中的一不同者。
19.根據(jù)權(quán)利要求14所述的方法，其中所述耦合將一第一升壓電壓耦合到所述第一晶體管，且將一第二升壓電壓耦合到所述第一串中的其余晶體管中的至少一些晶體管，所述第二電壓高于所述第一電壓。
20.根據(jù)權(quán)利要求19所述的方法，所述第二電壓比所述第一電壓高出所述第一電壓的至少50％。
21.根據(jù)權(quán)利要求19所述的方法，其中所述第一電壓在一約1到3伏的范圍中。
22.根據(jù)權(quán)利要求19所述的方法，其中所述第二電壓在一約5到10伏的范圍中。
23.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含將一第三電壓耦合到所述一個(gè)選擇晶體管，以致使其不導(dǎo)電，且所述第一電壓高于所述第三電壓。
24.根據(jù)權(quán)利要求14所述的方法，其中所述第一或第二控制柵還控制所述第一串中的一第四電荷存儲(chǔ)晶體管，所述方法進(jìn)一步包含關(guān)閉所述源極線與所述第四晶體管之間的所述第一串中的至少一第五電荷存儲(chǔ)晶體管，以便使所述第四晶體管同所述源極線與所述第五晶體管之間的所述第一串中的電荷存儲(chǔ)晶體管電隔離。
25.根據(jù)權(quán)利要求24所述的方法，其中所述第五晶體管通過所述第一串中的至少一個(gè)晶體管與所述第四晶體管分離。
26.根據(jù)權(quán)利要求24所述的方法，其進(jìn)一步包含關(guān)閉連接到所述第一串的所述位線與所述第四晶體管之間的所述第一串中的至少一第六電荷存儲(chǔ)晶體管，以便使所述第四晶體管同所述位線與所述第六晶體管之間的所述第一串中的電荷存儲(chǔ)晶體管電隔離。
27.根據(jù)權(quán)利要求26所述的方法，其中所述第五和第六晶體管中的每一者都通過所述第一串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述第四晶體管分離。
28.一種用于編程一存儲(chǔ)器系統(tǒng)的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串包括一第一和一第二串，其每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間且由共用字線控制，所述方法包含將一編程電壓施加到耦合到通過所述第一串中的至少兩個(gè)電荷存儲(chǔ)晶體管與所述源極線分離的所述第一串中的一所選擇的晶體管的一所選擇的字線，以編程所述所選擇的晶體管；將第一升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串的所述位線之間的所述第二串中的所有所述晶體管，以升壓所述第二串中的晶體管的溝道區(qū)域的電位；和將小于所述第一電壓電平的第二升壓電壓電平耦合到所述所選擇的字線與所述源極線之間的所述第二串中的至少兩個(gè)相鄰電荷存儲(chǔ)晶體管，所述第二升壓電壓電平使得所述至少兩個(gè)相鄰晶體管的所述源極側(cè)上的所述第二串的一溝道區(qū)域與由所述所選擇的字線控制的所述第二串中的所述晶體管電隔離，以減少編程干擾。
29.根據(jù)權(quán)利要求28所述的方法，其中耦合到所述第二串中的所述至少兩個(gè)相鄰晶體管中的至少一者的所述第二升壓電壓電平關(guān)閉所述至少一個(gè)晶體管。
30.根據(jù)權(quán)利要求28所述的方法，其中耦合到所述至少兩個(gè)相鄰晶體管的所述第二升壓電壓電平使得被關(guān)閉的所述至少一個(gè)晶體管通過所述第二串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述所選擇的字線分離。
31.根據(jù)權(quán)利要求30所述的方法，其中將一正電壓耦合到使所述所選擇的字線與被關(guān)閉的所述晶體管分離的所述第二串中的所述至少一個(gè)晶體管。
32.根據(jù)權(quán)利要求31所述的方法，其中所述正電壓在一約1到2伏的范圍中。
33.根據(jù)權(quán)利要求31所述的方法，其中所述第二升壓電壓電平包括一耦合到與所述所選擇的字線相鄰但通過所述至少兩個(gè)相鄰晶體管與所述所選擇的字線分離的所述第二串中的至少一個(gè)晶體管的正電壓。
34.根據(jù)權(quán)利要求28所述的方法，其中不同的電壓電平耦合到所述第二串中的所述至少兩個(gè)相鄰晶體管。
35.根據(jù)權(quán)利要求28所述的方法，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一第一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，所述方法進(jìn)一步包含將一第三電壓電平耦合到處于所述所要的電荷存儲(chǔ)狀態(tài)的所述第一晶體管，以使得所述第三電壓電平的所述耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述第一晶體管的所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)。
36.根據(jù)權(quán)利要求35所述的方法，其中將由于所述第三電壓電平和所述第二串的所述溝道區(qū)域的所述電位的升壓而導(dǎo)致的所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的擊穿減小到不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)。
37.根據(jù)權(quán)利要求35所述的方法，其中所述所要的電荷存儲(chǔ)狀態(tài)為所述第一晶體管的多于兩個(gè)的可能電荷存儲(chǔ)狀態(tài)中的一者，且將所述第三電壓電平耦合到所述第一晶體管不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成所述多于兩個(gè)的可能電荷狀態(tài)中的一不同者。
38.根據(jù)權(quán)利要求28所述的方法，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，其中通過將一編程電壓施加到電容性地與所述至少兩個(gè)所選擇的晶體管耦合的兩個(gè)控制柵將所述編程電壓循序地耦合到所述第一串中的至少兩個(gè)所選擇的電荷存儲(chǔ)晶體管，當(dāng)將所述編程電壓施加到所述兩個(gè)控制柵時(shí)，將一第三電壓電平耦合到處于所述所要電荷存儲(chǔ)狀態(tài)中的所述晶體管，以使得所述第三電壓電平的所述耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)，所述第三電壓電平小于所述第一升壓電壓電平。
39.根據(jù)權(quán)利要求28所述的方法，其中所述第二串中的所述至少兩個(gè)相鄰晶體管通過與所述第一升壓電壓電平中的一者耦合的至少一個(gè)電荷存儲(chǔ)晶體管而分離。
40.一種存儲(chǔ)器系統(tǒng)，其包含復(fù)數(shù)個(gè)用于存儲(chǔ)不同電荷狀態(tài)的電荷存儲(chǔ)晶體管串，所述串包括一第一和一第二串，其每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間，且由共用字線控制，所述晶體管具有小于約130nm的溝道長(zhǎng)度；和一電路，其將一編程電壓施加到耦合到通過所述第一串中的至少兩個(gè)電荷存儲(chǔ)晶體管與所述源極線分離的所述第一串中的一所選擇的晶體管的一所選擇的字線，以編程所述所選擇的晶體管；所述電路將第一升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串的所述位線之間的所述第二串中的所述晶體管中的至少一些晶體管，以升壓所述第二串中的晶體管的溝道區(qū)域的電位；和所述電路將不同于所述第一電壓電平的第二升壓電壓電平耦合到所述所選擇的字線與所述源極線之間的所述第二串中的至少兩個(gè)相鄰晶體管，所述第二升壓電壓電平使得所述至少兩個(gè)相鄰晶體管的所述源極側(cè)上的所述第二串的一溝道區(qū)域與由所述所選擇的字線控制的所述第二串中的所述晶體管電隔離，以減少編程干擾。
41.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中所述第二升壓電壓電平小于所述第一電壓電平。
42.根據(jù)權(quán)利要求40所述的系統(tǒng)，所述電路將第一升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串的所述位線之間的所述第二串中的所有晶體管。
43.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中耦合到所述第二串中的所述至少兩個(gè)相鄰晶體管中的至少一者的所述第二升壓電壓電平關(guān)閉所述至少一個(gè)晶體管。
44.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中耦合到所述至少兩個(gè)相鄰晶體管的所述第二升壓電壓電平使得被關(guān)閉的所述至少一個(gè)晶體管通過所述第二串中的至少一個(gè)晶體管與所述所選擇的字線分離。
45.根據(jù)權(quán)利要求44所述的系統(tǒng)，其中將一正電壓耦合到使所述所選擇的字線與被關(guān)閉的所述晶體管分離的所述第二串中的所述至少一個(gè)晶體管。
46.根據(jù)權(quán)利要求45所述的系統(tǒng)，其中所述正電壓在一約1到2伏的范圍中。
47.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中不同的電壓電平耦合到所述第二串中的所述至少兩個(gè)相鄰晶體管。
48.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一第一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，所述電路將一第三電壓電平耦合到處于所述所要的電荷存儲(chǔ)狀態(tài)的所述第一晶體管，以使得所述第三電壓電平的所述耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述第一晶體管的所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)。
49.根據(jù)權(quán)利要求48所述的方法，其中將由于所述第三電壓電平和所述第二串的所述溝道區(qū)域的所述電位的升壓而導(dǎo)致的所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的擊穿減小到一其不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)的程度。
50.根據(jù)權(quán)利要求48所述的方法，其中所述所要的電荷存儲(chǔ)狀態(tài)為所述第一晶體管的多于兩個(gè)的可能電荷存儲(chǔ)狀態(tài)中的一者，且將所述第三電壓電平耦合到所述第一晶體管不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成所述多于兩個(gè)的可能電荷狀態(tài)中的一不同者。
51.根據(jù)權(quán)利要求40所述的系統(tǒng)，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，其中通過將所述編程電壓施加到電容性地與所述至少兩個(gè)所選擇的晶體管耦合的兩個(gè)控制柵，所述電路將所述編程電壓循序地耦合到所述第一串中的至少兩個(gè)所選擇的晶體管；當(dāng)將所述編程電壓施加到所述兩個(gè)控制柵時(shí)，所述電路將一第三電壓電平耦合到處于所述所要的電荷存儲(chǔ)狀態(tài)的所述晶體管，以使得所述第三電壓電平的耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)，所述第三電壓電平小于所述第一升壓電壓電平。
52.一種用于對(duì)一存儲(chǔ)器系統(tǒng)進(jìn)行編程的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串包括一第一和一第二串，其每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間且由共用字線控制，所述方法包含將一編程電壓施加到耦合到通過所述第一串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述源極線分離的所述第一串中的一所選擇的晶體管的一所選擇的字線，以編程所述所選擇的晶體管；將第一升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串的所述位線之間的所述第二串中的所有所述晶體管，以升壓所述第二串中的晶體管的溝道區(qū)域的電位；和將小于所述第一電壓電平的第二升壓電壓電平耦合到所述所選擇的字線與所述源極線之間的所述第二串中的至少兩個(gè)電荷存儲(chǔ)晶體管，所述第二升壓電壓電平使得所述至少兩個(gè)晶體管的所述源極側(cè)上的所述第二串的一溝道區(qū)域與由所述所選擇的字線控制的所述第二串中的所述晶體管電隔離，以減少編程干擾。
53.根據(jù)權(quán)利要求52所述的方法，其中所述第二升壓電壓電平包括0伏。
54.根據(jù)權(quán)利要求52所述的方法，其中所述第二升壓電壓電平包括0伏和一正電壓。
55.根據(jù)權(quán)利要求52所述的方法，其中所述第二升壓電壓電平使得所述至少兩個(gè)晶體管中的至少一者被關(guān)閉。
56.根據(jù)權(quán)利要求55所述的方法，其中被關(guān)閉的所述至少一個(gè)晶體管通過所述第二串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述所選擇的字線分離。
57.根據(jù)權(quán)利要求56所述的方法，其中將一正電壓耦合到使所述所選擇的字線與被關(guān)閉的所述晶體管分離的所述第二串中的所述至少一個(gè)晶體管。
58.根據(jù)權(quán)利要求57所述的方法，其中所述正電壓在一約1到2伏的范圍中。
59.根據(jù)權(quán)利要求52所述的方法，其中所述第二串中的所述至少兩個(gè)電荷存儲(chǔ)晶體管彼此相鄰。
60.一種用于對(duì)一存儲(chǔ)器系統(tǒng)進(jìn)行編程的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串包括一第一和一第二串，其每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間且由共用字線控制，所述方法包含將一編程電壓施加到耦合到通過所述第一串中的至少兩個(gè)電荷存儲(chǔ)晶體管與所述源極線分離且與連接到所述第一串的所述位線分離的所述第一串上的一所選擇的晶體管的一所選擇的字線，以編程所述所選擇的晶體管；通過將第一升壓電壓電平耦合到由所述所選擇的字線控制的所述第二串中的一對(duì)應(yīng)晶體管的漏極和源極側(cè)上的所述晶體管中的一些晶體管，來升壓所述第二串晶體管中的所述電荷存儲(chǔ)晶體管中的一些晶體管的溝道區(qū)域的電位，所述第二串中的所述對(duì)應(yīng)晶體管通過所述第一串中的至少一第一組的至少兩個(gè)電荷存儲(chǔ)晶體管與所述源極線分離，且通過所述第二串中的一第二組的至少兩個(gè)電荷存儲(chǔ)晶體管與連接到所述第二串的所述位線分離，所述兩個(gè)組位于與所述對(duì)應(yīng)晶體管相鄰處；和將小于所述第一電壓電平的第二升壓電壓電平施加到控制所述兩組相鄰晶體管的字線以關(guān)閉每一組中的至少一個(gè)晶體管，以減少編程干擾，其中所述第二升壓電壓電平含有至少一個(gè)電壓電平，以使得耦合到所述至少一個(gè)電壓電平的一所選擇的串中的一未經(jīng)編程的晶體管將接通，但耦合到所述第二升壓電壓電平的所述至少一者的一所選擇的串中的一經(jīng)編程的晶體管將關(guān)閉。
61.根據(jù)權(quán)利要求60所述的方法，其中所述第二升壓電壓電平包括0伏。
62.根據(jù)權(quán)利要求60所述的方法，其中所述第二升壓電壓電平包括0伏和一正電壓。
63.根據(jù)權(quán)利要求60所述的方法，其中耦合到所述兩組晶體管的所述第二升壓電壓電平使得所述兩組中的每一者中被關(guān)閉的所述至少一個(gè)晶體管通過所述第二串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述所選擇的字線分離。
64.根據(jù)權(quán)利要求63所述的方法，其中將一正電壓耦合到使所述所選擇的字線與所述兩組中的每一者中被關(guān)閉的所述晶體管分離的所述第二串中的所述至少一個(gè)晶體管。
65.根據(jù)權(quán)利要求64所述的方法，其中所述正電壓在一約1到2伏的范圍中。
66.根據(jù)權(quán)利要求60所述的方法，其中不同的電壓電平耦合到所述第二串中的所述兩組中的每一者中的所述相鄰晶體管。
67.根據(jù)權(quán)利要求60所述的方法，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一第一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，所述方法進(jìn)一步包含將一第三電壓電平耦合到所述第一晶體管，以使得所述第三電壓電平的耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述第一晶體管的所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)。
68.根據(jù)權(quán)利要求67所述的方法，其中將由于所述第三電壓電平和所述第二串的所述溝道區(qū)域的所述電位的升壓而導(dǎo)致的所述一個(gè)選擇晶體管的所述漏極或源極側(cè)處的擊穿減小到一不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)的程度。
69.根據(jù)權(quán)利要求67所述的方法，其中所述所要的電荷存儲(chǔ)狀態(tài)為所述第一晶體管的多于兩個(gè)的可能電荷存儲(chǔ)狀態(tài)中的一者，且將所述第三電壓電平耦合到所述第一晶體管不會(huì)導(dǎo)致所述第一晶體管的所要的電荷存儲(chǔ)狀態(tài)改變成所述多于兩個(gè)的可能電荷狀態(tài)中的一不同者。
70.根據(jù)權(quán)利要求60所述的方法，其中所述第二串包括兩個(gè)選擇晶體管，其中在所述第二串中且直接與所述兩個(gè)選擇晶體管中的一者相鄰的一第一晶體管處于一所要的電荷存儲(chǔ)狀態(tài)，其中通過將所述編程電壓循序地施加到電容性地與所述至少兩個(gè)所選擇的晶體管耦合的兩個(gè)控制柵，將所述編程電壓循序地耦合到所述第一串中的至少兩個(gè)所選擇的晶體管，當(dāng)將所述編程電壓施加到所述兩個(gè)控制柵時(shí)，將一第三電壓電平耦合到處于所述所要的電荷存儲(chǔ)狀態(tài)的所述第一晶體管，以使得所述第三電壓電平的耦合和所述第二串的所述溝道區(qū)域的所述電位的升壓不會(huì)將所述第一晶體管的所述所要的電荷存儲(chǔ)狀態(tài)改變成一不同的電荷狀態(tài)，所述第三電壓電平小于所述第一升壓電壓電平。
71.一種用于對(duì)一存儲(chǔ)器系統(tǒng)進(jìn)行編程的方法，所述系統(tǒng)包含用于存儲(chǔ)不同電荷狀態(tài)的多個(gè)電荷存儲(chǔ)晶體管串，所述串包括一第一和一第二串，其每一者都連接在復(fù)數(shù)個(gè)位線中的一者與一源極線之間且由共用字線控制，所述方法包含將一編程電壓施加到耦合到通過所述第一串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述源極線分離的所述第一串中的一所選擇的晶體管的一所選擇的字線，以編程所述所選擇的晶體管；將第一升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串的所述位線之間的所述第二串中的所述晶體管中的至少一些晶體管，以升壓所述第二串中的晶體管的溝道區(qū)域的電位；將一0伏或約0伏的電壓耦合到所述所選擇的字線與所述源極線之間的所述第二串中的所述電荷存儲(chǔ)晶體管中的至少一者，以使得所述至少一個(gè)晶體管的所述源極側(cè)上的所述第二串的一溝道區(qū)域與由所述所選擇的字線控制的所述第二串中的所述晶體管電隔離，以減少編程干擾；和將小于所述第一電壓電平的第二升壓電壓電平耦合到所述所選擇的字線與連接到所述第二串和所述源極線的所述位線之間的所述第二串中的至少一個(gè)電荷存儲(chǔ)晶體管，以使得耦合到所述第二升壓電壓的所述至少一個(gè)晶體管的所述源極側(cè)上的所述第二串的一溝道區(qū)域與由所述所選擇的字線控制的所述第二串中的所述晶體管電隔離。
72.根據(jù)權(quán)利要求71所述的方法，其中所述第二升壓電壓電平包括0伏。
73.根據(jù)權(quán)利要求71所述的方法，其中所述第二升壓電壓電平包括0伏和一正電壓，或兩個(gè)正電壓。
74.根據(jù)權(quán)利要求71所述的方法，其中所述第二升壓電壓電平使得其關(guān)閉耦合到它們的所述至少一個(gè)晶體管。
75.根據(jù)權(quán)利要求74所述的方法，其中被關(guān)閉的所述至少一個(gè)晶體管通過所述第二串中的至少一個(gè)電荷存儲(chǔ)晶體管與所述所選擇的字線分離。
76.根據(jù)權(quán)利要求75所述的方法，其中將一正電壓耦合到使所述所選擇的字線與被關(guān)閉的所述晶體管分離的所述第二串中的所述至少一個(gè)晶體管。
77.根據(jù)權(quán)利要求76所述的方法，其中所述正電壓在一約1到2伏的范圍中。
全文摘要
將一約為一到三伏的較低電壓而不是一中間V
文檔編號(hào)G11C16/04GK1934653SQ200580008885
公開日2007年3月21日 申請(qǐng)日期2005年1月20日 優(yōu)先權(quán)日2004年2月6日
發(fā)明者格里特·簡(jiǎn)·赫民克 申請(qǐng)人:桑迪士克股份有限公司